12月13〜15日に米国サンフランシスコでIEEE International Electron Devices Meeting（IEDM）2004が開催された。世界の半導体メーカー各社が、65nm/45nm技術の発表を行っている。米Intel社は65nmプロセスを完成し、セルサイズ0.57μm2の70MビットSRAMを試作した。ゲート長は35nmで、酸化膜換算膜厚（EOT）は1.2nm、同社第2世代目となる歪み Siを採用した。その他にも米Texas Instruments社は同社65nmプロセスを採用したセルサイズ0.49μｍ2のSRAMを試作している。

　トランジスタ形成工程では、45nmプロセスに向けてHigh-kゲート絶縁膜の開発が活発化している。NECエレクトロニクス（NECEL）は、Hf系のHigh-kゲート絶縁膜とメタルゲートを組み合わせた新しいゲート構造を開発した。これまでのフルシリサイド化によるメタルゲート形成方法では、しきい値電圧が大きくなり充分な動作電流が得られず、また、しきい値電圧の制御にn型MOS/p型MOSそれぞれに異なる材料の金属電極を形成すると構造が複雑になり、高コストになってしまうといった問題があった。NECELは、ゲート電極にNiシリサイドを採用し、組成制御Niシリサイド技術によりNiとSiの組成比を変えてNiシリサイド電極をn型MOS/p型MOS用それぞれに作り分けた。これにより、リーク電流を低減しながらゲート反転容量を約20％向上し、最適なスイッチング特性を実現した。ゲートリーク電流は、ポリシリコンによる電極とHigh-k膜の組み合わせと比べて約2桁低減したとしている。

　東芝は、現状アプリケーションに低消費電力のデバイスを想定しているため、メタルゲートやSOIの早期導入は検討していない模様だ。ゲート電極はポリシリコンのままで、ゲート絶縁膜にHfSiONを採用し、長期信頼性も確保したことを発表している。High-k膜の膜厚は2.5nm、EOTは1.3nmとなった。High-kゲート絶縁膜では、チャネル端の固定電荷が原因でn型MOSとp型MOSでしきい値を対称にするのが難しかったが、Hfの濃度を30％とすることで対称となることが確認できたとしている。32nmノードまでは、Hf濃度30％で対応でき、それ以降ではHf濃度を増加させる必要があるが、Hfが高濃度でもSiNのオフセット側壁を採用することで対称なしきい値を実現するとしている。High-k膜では、PBTI（Positive Bias Temperature Instability）など長期信頼性を達成するのが困難だったが、45nmノードでHf濃度を30％にした場合では、105℃のLSI動作で10年保証の長期信頼性を達成したという。また、SiウェーハにSiO2とHfSiONを積層し、ウェットエッチングを行うことでアナログ混載との高い整合性を確保できるプロセスも確立した。これにより、フリッカーノイズレベルも低減し、アナログ混載SoCにも十分適用できることがわかった。HfSiON膜は枚葉式のMOCVD装置で行うため、高スループットで膜質の優れた成膜が可能としている。ALDによる成膜は膜厚制御には優れるが、膜質、スループットともMOCVDが有利としている。