日立製作所とエルピーダメモリは共同で、素子特性のばらつきを統計処理することによってチップ設計の良否を定量的に評価できるDRAMチップ用の設計技術を考案したと発表した。実チップで発生が予想される不良ビットの総数を算出することや複数の素子ばらつきを持つメモリセルの特性を再現することが可能になった。このため、全ての不良ビットについて原因を解析し、不良ビットを低減するための再設計指針を得ることもできるとしている。

　この設計手法は、まず統計分布を用いてトランジスタ特性のモデリングを行っている。次にメモリセルごとにトランジスタの特性ばらつきを再現し、メモリセルの読み出し信号量とノイズを算出する。適用した分布モデルは、実デバイスの物理現象にそくしたものであるため、実チップの特性を精度良く再現できる。これにより、実チップ上で発生が予想されるワースト条件のメモリセルを発見できる。実際に、両社はこの設計手法を用いてDRAMチップを設計および総不良ビットを算出し、実チップとの比較をしたところ測定誤差範囲内で総不良ビット数が一致したという。

　従来の方法では、最低のトランジスタ特性を想定した条件で回路設計を行い、不良ビットの発生を減らすという設計手法（ワースト設計）が採用されてきた。しかし、考慮しなければならない特性が複数あるため、すべての最低値を組み合わせたメモリセルを想定する必要がある。このため、ワースト設計に用いるメモリセル性能が一層低くなり、極端に悪い条件で回路設計を行うと高性能なチップは得ることができない。また、ワースト設計に用いるようなメモリセルは、実チップ上では非常に低い確率でしか発生しないため、予測と実性能の間で整合性が低く問題となっていた。

　しかし、今後さらに微細化を進めていくと、トランジスタの特性ばらつきが大きくなり、これがDRAMの読み出し信号量を劣化させるノイズ源になるため回路設計が難しくなると予想されている。ノイズが読み出し信号量を超えると不良ビットが生じるため、トランジスタの特性ばらつきと読み出し信号量を正確に把握することが求められていた。