「90mm技術を使うと最大40％消費電力を削減できる」。米Applied Materials社や英ARM社、米Cadence Design Systems社、台湾TSMC社などが参加するSilicon Design Chain（SDC）Initiativeが発表した。SDC Initiativeは、設計モデルやツール、IPコアを実際のICチップに関連づけることを目指す半導体業界の企業連合である。Cadence社は、取り組みの中で、ARM社のプロセッサコアを使用して消費電力を最適化しないで設計した。次にコアを変更してさまざまな最適化を加えたところ、消費電力を40％削減することに成功したという。

　TSMCのデザインサービス・マーケティング部門でシニアディレクタを務めるEdward Wan氏は、「実際のICチップの消費電力削減に向けて業界のリーダー企業が共同で取り組んだのは初めてだ。このことで、90nm技術を採用する企業が飛躍的に増加するだろう」と述べた。SDC Initiativeの構想は、ARMと米Synopsys社、米National Semiconductor社が最近発表した協業と非常によく似ている。この協業は、ARM11プロセッサコアで動的電圧制御を使用するリファレンスフローを設計者に提供した。ARMのEDA関連部門でマネージャを務めるTim Holden氏は、「Cadence社とSynopsys社は両社とも当社のプロセッサコアを使って消費電力の削減に取り組んでいる」と説明した。Synopsysは、ARMの「Intelligent Energy Manager（IEM）」技術を採用している。IEM技術はハードウエアとソフトウエアを組み合わせたもので、消費電力を60％削減できるというものである。

　一方、Cadenceのスポークスマンは、「概念的には、両社の取り組みは非常に似ている。しかし、Synopsysはデザインチェーンの範囲がそれほど広くない。それにSynopsysの結果はまだ公表されていない」と指摘し、「これに対してCadence社は、実際に動作するIC上でデザインチェーンの有効性を確認した」ことを強調した。SDC Initiativeは、米Artisan社のスタンダードセル・ライブラリとメモリー、Cedenceの「Encounter」設計プラットフォーム、TSMCの「Reference Flow 5.0」を使って、「ARM1136JJF-S」テストチップを作成した。

　Cadenceの企業提携部門でシニア・バイスプレジデントを務めるJan Willis氏は、「ナノテクノロジ技術の問題は、ひとつの企業ですべてを解決できるようなものではない」という考えを示した。Cadenceは、同社のツールフローの中で、静的電力と動的電力の両方を削減しようとしている。静的電力すなわち漏れ電力は、スレッショルド電圧の高いセルを使用することで削減できる。このセルの選択はRTLコンパイラが自動的に行う。この方法で漏れ電力は37％削減されるという。また、動的電力は、コアセルの電圧をスケーリングすることによって削減できる。Cadenceは、1つのコアブロックの電圧を1.0Vから0.8Vに下げることによって、消費電力は36％削減されると主張している。電圧が異なるブロック間で電圧レベルシフターが必要な場合には自動的に追加される。このほか、動的電力をさらに削減するために、クロックゲーティング機能も採用しているという。