米Cadence Design Systems社は、90ノード以降の製造プロセス向けの超解像度技術（RET：Resolution Enhancement Techniques）対応DFMツールスイート「Virtuoso Resolution Enhancement Technology（RET）」を発表した。Cadenceでは「リソグラフィのノウハウを、直接Cadence Virtuosoカスタム設計プラットフォームに統合した」としている。

　130nm以降のノードではリソグラフィのばらつきが影響し、マスクに対するプリントが設計通りにならない。そのため、半導体設計者はRETを考慮する必要があるという。さらに130nmより微細化が進むほど、ばらつきの影響が悪化してしまい、従来の近接効果補正（OPC：Optical Proximity Correction）ツールでは問題を取り除けなくなる。「Virtuoso RETを使うと、ばらつきの影響を低減できる」（Cadenceナノメートル分析/検査担当グループディレクタのDavid Thon氏）

　Virtuoso RETは、サブ波長リソグラフィで発生する歪みを正確にモデル化し、ウェーハ上でどのように形成されるかを高い精度で検討する。その結果、パフォーマンスと歩留まりを両立させるための設計を、分析、最適化できる。インタラクティブに操作可能なモデルベースのレイアウト設計用シミュレーション、バッチおよびインタラクティブ方式のリソグラフィルール検査、リソグラフィ歩留まり分析/最適化、照明モード/露光/焦点といった重要なパラメータを用いるトライアルベースのOPC、などの機能も備える。

　なおVirtuoso RETの開発は、蘭ASML社の協力を得て行った。Virtuoso RETはエルピーダメモリがDRAM製造プロセスに導入したほか、「著名なメーカーや大手IDMと密に作業している」（Cadence）。
（Ann Steffora Mutschler）

(Electronic News)