11月号　Cover Story

2004年11月号

歪みSiSOIウェーハの
評価測定技術が量産化に不可欠

Christophe Maleville 仏Soitec社
Wayne McMillan, Arun Srivatsa 米KLA-Tencor社

　バルクSiの限界が見えてきたため、代替のSOIや歪みSi基板にはいまだ問題点や難点があるにもかかわらず、デバイスメーカーはその利点の方に真剣に着目し始めた。製造現場では、いまのところこれらの新材料を採用する以外の選択肢はほとんどない。これらの基板を用いて先端デバイスを高歩留まりで製造するためには、複雑な多層積層構造を高スループットかつ高感度で計測する方法や検査する装置が不可欠であろう。

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　半導体製造が90nm以降の時代に入り、今まで慣れ親しんできた多くのCMOSプロセスや材料が全く新しいものに置き換わりつつある。配線工程ではRC遅延を減らすために、従来から使われてきた配線用のAlや層間絶縁用の酸化膜が、Cuとlow-k絶縁膜の組み合わせに置き換わりつつある。また、トランジスタ形成工程では、新しいゲート絶縁膜やトランジスタ構造のおかげで、設計者はデバイスの動作速度と消費電力のバランスがとりやすくなっていく。材料の中で最も基本的なSi基板でさえ、SOI（Silicon On Insulator）や歪みSi基板などのような付加価値の高い基板に道を譲ろうとしている。
　半導体産業が、ムーアの法則に従って着実な進歩を遂げるためには、新材料の導入が欠かせない。しかし、新材料には、それを支える新しい技術も必要だ。たとえば、Cu配線には、Cu-CMP技術が不可欠であったように、高付加価値基板には高感度かつ高スループットで複雑な積層膜の測定が最適の状態で行える検査・測定技術が求められている。

高付加価値基板を探る
　高付加価値の基板としては、まずSOIが挙げられる。SOIは、デバイスが形成されるトップSi層とバルクウェーハ間に絶縁層（通常はSiO2）をはさんだ構造となっている。最初にSOIが、デバイスメーカーの関心を集めたのが耐放射線デバイスだった。バルクで発生した自由電子が絶縁層によってブロックされるために、SOIは放射線に耐えられた。しかし、その後、SOIはもっと広い範囲で本領を発揮する。絶縁層によってデバイス構造とバルク間の容量結合が抑えられ、隣接するトランジスタ間の分離が良くなったからである。SOIを用いると寄生効果が減るために、トランジスタ速度は少なくとも30％向上し、これはデバイスの一世代先に相当する進歩となる。分離性能の向上により、ラッチアップのリスクが減少し、より微細なデザインルールを適用できるようになった。また、SOIを用いるとリーク電流が減るため、消費電力も最大50％減少する。微細化に伴い熱放散が大きな課題となっており、チップメーカーはSOIを用いることでこの障壁を乗り越えようとしている。

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　高性能デバイスとして使うSOIのデバイス層は、当然ながらエピタキシャルSiウェーハの仕様と同等のスペックを持っていなければならない。SOIウェーハ製造に使われた初期の方法は、酸素イオン注入を用いるものであった。イオン注入SOIは、まずデバイス品質のSiウェーハから始まる。これに酸素をイオン注入して埋め込み酸化膜層を形成する。イオン注入中およびその後の熱処理によって、酸化膜の層が形成され、また、デバイス層の結晶構造が修復される。
　これに対して、張り合わせSOIでは、絶縁酸化膜の層をデバイス品質のウェーハ上に直接成長して、その上に別のウェーハを貼り合わせる。貼り合わせSOIの初期の頃の製造法では、余分なSiを機械的に取り除いて所望のデバイス層の厚さを得るというものだった。このやり方では、2枚のSiウェーハを使って1枚のウェーハを造ることになり、製造コストが高くついてしまった。
　仏Soitec社が開発した「Smart Cut」層転写法（図1）は、プロセスのスループットを改善し大量生産を可能にした。この方法も、他の貼り合わせウェーハ技術と同様、Siウェーハの酸化から始まる。酸化されたウェーハ全面に水素イオン注入を行い、所望の厚さに相当する所に一列に並んだ欠陥を形成する。そして、この酸化膜付きウェーハを別の「ハンドル」ウェーハに貼り合わせ熱処理を施す。熱処理により、欠陥の層は一つのまとまったキャビティとなり、この部分から酸化ウェーハ本体をデバイスSOIウェーハから分離する。切り離されたSi基板はそのまま残るので、このSiは別の転写層を形成するためのハンドルウェーハとして再利用できる。Smart Cut法には、このほかにも複雑なバリエーションがあり、先端の基板メーカーに用いられている。
　多くの研究者たちは、制御された格子歪みを使ってSi中のキャリア移動度も改善しようとしている。歪みは、SiGeの上にSiを堆積することで形成する。Si結晶格子は格子間隔の大きなSiGe結晶格子に格子を合わせようとしてSi結晶格子が伸びることで歪みが形成される。歪みSiをSiウェーハ上にエピタキシャル成長させて形成する場合は、その後の製造工程はGeに対応したものでなければならない。特にGeは、高温でトップSi層へ拡散し、ゲート酸化膜を劣化させたり、ソース/ドレインリーク電流の原因となりやすい。
　一方で、歪みSiとSOIのそれぞれの利点は相補的だ。SOIが寄生効果を減らし、歪みSiはトランジスタのスイッチング速度を向上させる。理想的な構造はこの二つを組み合わせ、絶縁層上に歪みSiを形成する構造だろう。Smart Cutならばそれができる。歪みSi層の下層に水素イオン注入を行えば、層転写後に大部分のSiGeはバルク側に残留する。転写層側の表面に付いたわずかなSiGeはエッチングで簡単に除去できるので、結局、歪みSi層が直接SiO2上に付着した構造が得られる。最終的に、デバイス・ウェーハにはGeが含まれないので、標準的なCMOSと全く同じプロセスを適用できる。
　デバイス層の厚さは、SOIにも歪みSOIにとっても重要なパラメータだ。ウェーハは、完全空乏状態か部分空乏状態のいずれかで、完全空乏状態のウェーハでは、デバイス層の厚さはトランジスタの空乏領域の厚さとほぼ同じ20nm未満で、部分空乏状態のウェーハは、デバイス領域はもっと厚くて普通は50nm以上となっている。
　部分空乏型SOIは、特に米IBM社のPowerPCチップ用に過去数年にわたり製造されてきた。完全空乏型SOIは、現在、90nmノードのいくつかの製品で使われているが、65nm以降、45nmプロセスでは一般的な技術となろう。また、いくつかの先端デバイスでは、すでに歪みSiを90nmノードで使用している。歪みSOIウェーハは、65nm以降、45nmノードで広く使われていくと見られる。
　浅いチャネルは短チャネル効果を制御しやすいため、この点でも完全空乏型ウェーハが望まれている。深いウェルへのイオン注入ガスは必要ないため製造工程を簡略化する可能性がある。しかし、完全空乏型ウェーハでは、デバイスのしきい値電圧に影響するチャネルのドーパント濃度はデバイス層の厚さで決まる。現在のスペックは、厚さの均一性許容範囲は±5％、あるいは20nm層に対してわずか1nmのバラツキである。
　パラメータを制御するには、まずそれを計測しなければならない。しかし、そのような薄い積層構造を正確に測定することは難しい。反射率測定法にはこれらの薄膜の変化の測定、追跡するのに十分な感度や精度がない。界面の反射による方法では、すでに限界にきているため欠陥検査をするのは難しい。薄膜層は、薄くなればなるほど計測が困難になるため、SOI製造は、バルクのプロセスよりも欠陥追跡の方に焦点が当てられ、欠陥検査工程が平坦度検査にとって代わられている。ベースSiウェーハ、酸化膜層、トップSi層はともにデバイス性能に敏感に影響を与えるので、それぞれを注意深く検査しなければならない。したがって、SOIでは、バルクSiよりも検査工程が30%も多くなる。複雑な歪みSi構造の場合には、検査工程がさらに多く必要となるだろう。このような広範囲にわたって検査する必要があるため、投資コストと時間は最終のSOIウェーハコストに著しく跳ね返ってくることになる。
　ウェーハがIC製造現場に投入されると、受け入れ検査やトランジスタ形成工程のプロセスモニタリングを行わなければならない。それぞれの工程ごとにウェーハの製造コストが増えていくので、正確なモニタリングの重要さも増していく。

膜厚と形状のモニタリング
　SOIや歪みSi対応の検査・計測技術への要求は、バルクウェーハへの要求と重なる。欠陥、ウェーハ形状、ウェーハ平坦度は、今まで以上に90nm以降でも重要となる。しかし、SOIや歪みSiの多層構造では、新たなパラメータが加わる。トップSi層の厚さとその均一性が、トランジスタ特性に直接影響を与えてしまう。バルクSiと酸化膜層間あるいは酸化膜層とトップSi間の界面品質が悪いと、ボイドや致命的な不良が発生することがある。それぞれの界面の粗さや微細な凹凸形状がトップSi表面の平坦度に影響を与え、リソグラフィおよびCMP性能をも劣化させてしまう。
　完全空乏型SOIのトップSi層の厚さは均一でなければならず、ばらつきは0.5～1nm以内でなければならない。そのような正確さを制御するために、計測システムには0.05～0.1nmの精度が必須となる。反射率測定機は、部分空乏型SOIのモニタリングにしばしば使われているが、埋め込み酸化膜とトップSiの厚さをそれぞれ分離して正確に測定することはできない。その代わり、分光エリプソメトリ（SE：Spectroscopic Ellipsometry）が技術の選択肢として登場してきた。
　SEは試料に偏光させた光を照射し、偏光した反射光の変化を測定する。この装置は、反射光の垂直水平成分間の振幅比(tan ψ) と位相差（cos Δ）を測定している。回帰分析によって、測定値をモデルの積層膜の値に変換している。SEは、迅速で非破壊なので、ライン内での使用にも適している（図2）。
　SOIや歪みSiの平坦度測定はもっと難しい。微細化が進むと、すべてのウェーハで平坦度に対する要求が厳しくなる。露光波長以下のパターンを切るリソグラフィでは露光装置に非常に高い開口数が要求されるが、これは焦点深度を劇的に減らしてしまう。真空チャックやダイナミック・ステージ・ティルト（傾け）は、ウェーハの反りのような大きな形状の変化を測定するには問題がないが、個別の露光領域はそれぞれ完全にフラットでなければならない。2003年版国際半導体技術ロードマップ（ITRS）によると、65nmノードでは、サイトフラットネスとして64nm以下が要求されている。STI（Shallow Trench Isolation）用のCMPでは、nmオーダーのくぼみに酸化膜が残留し、出っ張り領域ではデバイス層が薄くなってしまう。65nmノードでは、凹凸のトポグラフィ変化の許容範囲は16nm未満となる。
　貼り合わせウェーハでは、ウェーハ外周部の厚さと均一性に特に注意が必要だ。デバイスメーカーは生産性を上げるために、ウェーハにできるだけ多くのチップを押し込めようとし、外周部の除外領域をできるだけ減らそうとする。しかしながら、貼り合わせウェーハでは、ウェーハ外周部のべべリング（傾斜部分）が貼り合わせの品質を劣化させてしまう。この点で、エッジ・ロールオフ領域の正確な測定と制御が非常に重要だ。
　原子間力顕微鏡（AFM：Atomic Force Microscopy）は、nmオーダーの形状測定に最も適した技術だ。非常に細いSiの針を、対象領域を1原子か2原子の幅（間隔）で操作すると、表面の原子は、針に反発してカンチレバー・アームに測定可能な力を与える。AFMは原子レベルでの表面プロファイル測定を実現しているが、スループットが非常に遅いためウェーハ全面のマッピングは実用的ではない。
　大規模なウェーハ形状測定には、普通、干渉計が使われる。旧世代の干渉計は真空チャック上で測定していたが、最近ではウェーハを垂直につるし表裏両面の干渉測定を同時に行う。このため、表裏両面の完全な形状の情報をそれぞれ独立に得られ、測定時の真空チャックによるウェーハの歪曲も回避でき、しかも、従来と同等のスループットが保てる。貼り合わせプロセスはウェーハ形状を変えないため、このような独立した表裏両面の測定が貼り合わせ前のハンドルウェーハには重要だ。ハンドルウェーハに存在するどんな形状に関する問題も、最終貼り合わせ製品には現れてしまう（図3）。
　SOIよりも進んだ高付加価値基板には、さらに多くの計測技術上の課題がある。歪みSiトランジスタの性能は、トランジスタ・チャンネル内における歪みの大きさで決まる。SEを使えば、下地SiGe歪み層が存在する場合でも、歪みSi層の厚さを計測できる。Si層の歪みは、歪みSi層の光学的特性か緩和SiGe歪み層の組成のいずれかと相関をとることで、決めることができる。
　貼り合わせ歪みSiの場合のように、SiGe層が存在しないときは、歪みはSi格子から直接測定しなければならない。これは、ラマン散乱分光を用いて個々のSi-Si結合の振動を計ることによって測定できる。振動周波数は結合長によって変化する。X線回折では、広い領域の測定に最も適した技術で、格子定数を直接測定することが可能だ。

欠陥の制御
　表面の粗さ測定だけでなく、欠陥検出はさらに難しくなっている。欠陥検出装置はレーザーでウェーハ表面を走査し、異常な散乱光を捉える仕組みのものが一般的だ。微細化につれてバルクSiでさえも、欠陥検出は難しくなっている。クリティカルな層では、デザインルールの0.8倍の大きさのパーティクル検出感度が必要とされる。90nmノードでは 70nm、 65nmノードでは50nmのパーティクルサイズに相当する。しかし、30nmのパーティクルの散乱光の強度は 50nmパーティクルの 1/20、 65nmパーティクルの 1/100になってしまう。散乱光の測定中に表面の荒れによってヘイズ（曇り状の欠陥）を発生させてしまうので、バックグラウンド雑音にうずもれることなく実際のパーティクルを検出するのは難しい。90nmノード以降、市販されている欠陥検査装置は、バルクウェーハ検査の要求を満足していないかもしれない。ならばSOIの検査はもっと困難なものとなろう。
　欠陥検査装置の走査レーザー光源として可視光(488nm)を採用すると、光はSOI積層構造内の界面で反射してしまう。反射率は、デバイス表面状態だけではなく、埋め込み酸化膜の厚さやトップSi層の厚さにも依存する。パーティクルサイズは、測定された反射率によって求められる。各層の厚さによって反射率が変動してしまうので、パーティクルの検出とサイズ決めはさらに難しくなる。
　より正確に測定するには、適切な積層構造を用いて装置を較正しなければならない。しかし、それぞれのウェーハや個々のIC製品は、トランジスタ設計の要求に応じ異なった積層構造を持つことがある。幅広い種類の製品に対応した較正曲線を管理するのは、複雑且つ高価なものになってしまう（図4）。
　多層構造では、新たな種類の欠陥も生ずる。たとえば、トップSi層のボイドは100％歩留まりキラーとなり、その上に位置するトランジスタは不良となってしまう（図5）。それはパーティクルがトップSiと下層の酸化膜間にトラップされたときに生じるが、これらの欠陥を検出するのは、パーティクルの大きさを測定するよりも難しい。基板製造の各工程で注意深くパーティクルを検査することでボイドは防げるが、検査コストが高くなってしまう。
　散乱強度と膜厚の相互依存性は検査光源の波長に依存する。実際、散乱は1/λ4に比例して増加している。波長が短くなればなるほど、パーティクルからの散乱は大きくなる。光は、その波長が短いほど積層構造の一部分にしか透過しないので、膜の構造には関係しなくなる。
　Soitecと米KLA-Tencor社は、2003年11月からSOIや歪みSiウェーハに必要な測定技術を共同で開発している。このプログラムでは、65nmノード以降の計測技術の開発に焦点を絞っている。KLA-Tencorの「SP2」がこのプログラムで使用されており、ここでは可視光のかわりに紫外レーザー（＜360nm）を適用した（図6）。波長の短い紫外レーザーは、SOI積層構造の最上部10nmにしか透過しない。したがって、完全空乏状態のトップSi層はバルクSiウェーハと同じ反応となり、追加の較正は全く必要ない。光源の波長を短くすることでパーティクルからの散乱が増加し、界面からのノイズが減少するため、散乱光強度は250倍に向上した。感度が向上したために、スループットも向上する。バルクウェーハのプロセス・モニタリングではスループットが2倍となり、SOIや歪みSi基板では5倍の向上を実現した（図7）。
　歪みSi層は、通常のSiよりも欠陥が数桁多い。貼り合わせSOIウェーハの欠陥密度は1個/cm2以下であるのに比べ、歪みSiの欠陥密度は最良品でさえ10４～10５個/cm２にもなる。これは以下のようなメカニズムで生じる。歪みSi層のための梁の役目をする緩和SiGe 層は、バッファ層に引き続き形成される。このバッファ層で、ミスフィット転位が核形成するが、そこにとどまる。それが歪みSi層にも形成される。バッファ層はバルクSiの最初のウェーハと最終的な緩和SiGeバッファ層（通常およそ20％Ge含有）とのギャップを橋渡しする。このため、ミスフィット転位はこの薄膜の面に存在するが、（110）面に沿って延び上層すなわち歪みSi層の表面で終端する。
　この緩和のメカニズムは、「Xハッチ・パターン」として知られる表面のうねりをもたらす。その他の表面粗さと同様に、このうねりはリソグラフィやCMPを難しくしてしまう。歪みSi製造プロセスには、このうねりを取り除いて表面をスムーズにする工程が必要となる。
　ウェーハ全面にわたり高密度の転位をマッピングする方法は極めて限られている。研究者たちは、通常、選択エッチングを使って転位を浮き出させ、明視野顕微鏡で見えるようにする。今のところこの方法が実際に製品ウェーハを量産するのに使われるかどうかは明らかではない。
　これまでのさまざまな努力にもかかわらず、バルクSiの限界が近く、SOIや歪みSiには利点があるため、製造現場ではこれらの新材料を使う以外の選択肢はほとんどなくなっている。適切な歩留まりを得られるか否かは、投入ウェーハの品質およびその品質を基板メーカーとICメーカーがいかに維持できるにかかっている。複雑な多層積層構造に対処するように設計された高スループットで高感度な計測技術および装置が、SOIや歪みSiの最先端デバイスを高歩留まりで製造するために不可欠だ。

参考文献

1．C. Maleville, L. Cheung and D. Mueller, “Fabricating and Inspecting Ultra-Thin Silicon-on-Insulator Wafers,”Micro, October/November 1993.

2．C. Maleville, et al., “Enabling SOI Inspection for the 65nm Technology Node and Beyond,”SEMICON West 2004, Innovations in Semiconductor Manufacturing.

3．C. Maleville and G. Keller, “SOI:Challenges and Solutions to Increasing Yield in an Ultra Thin Age,”Yield Management Solutions, Summer 2004.

4．R. Loo, et al., “In-Line and Non-Destructive Analysis of Epitaxial Si(l-x-y)Ge(x)C(y) by Spectroscopic Ellipsometry and Comparison With Other Established Techniques,”J. of Electrochemical Society, Vol. 150, No. 10, p.638(2003)

5．W. McMillan, “Surfscan SP2:Enabling Cost-Effective Production at the 65nm Node and Beyond,”Yield Management Solutions, Summer 2004.

6．K. Derbyshire,“SOI’s Surging Fortunes,”Semiconductor Manufacturing, December 2003.

7．K. Derbyshire,“The Engineered Substrate’s Balancing Act: Performance Gains vs. Greater Costs and Increased Yield Risks,”Yield Management Solutions, Summer 2004.

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Christophe Malevilleは、Soitecのプロセスエンジニア。1993年より仏CEA-LETIと共同でSmart Cutプロセスの開発に携わり、また、SOIの製造およびアプリケーションの開発に従事している。仏GrenobleのPolytechnique研究所でMicroelectronicsの博士号を取得した。

Wayne McMillanは、Surfscan部門の製品マーケティングマネジャー。2000年にKLA-Tencorに入社した。それ以前には4年間、独Infineon Technologies社に勤務する。英Warwick大学を卒業した。

Arun SrivatsaはKLA-TencorのFilm and Surface Technology部門のスタッフテクノロジスト。米ノースカロライナ州立大学で博士号を取得した。

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