1月号　Feature

2005年1月号

ウェーハレベル
パッケージ進化論

Michael Töpper,

独Fraunhofer Institute for Reliability and Microintegration (Fraunhofer-IZM)

Berlin, Germany, www.izm.fraunhofer.de

Philip Garrou,

米IEEE Components, Packaging and Manufacturing Technology Science,

Piscataway, N.J., www.cpmt.org

　10年前から始まった低価格化と縮小化への動きは、広範囲に渡るウェーハレベルパッケージ（WLP：wafer-level packaging）へと発展してきている。WLPは、将来のコスト削減だけでなく高性能を実現する見込みがある。

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　過去数十年間に電気回路パッケージの分野で、業界全体に影響を与えた変化がいくつか見られた。表面実装技術（SMT：surface-mount technology）やBGA（ball grid array）の導入は、早く種々の半導体チップのパッケージを組み立てるために重要な一歩であった。その一方、プリント回路基板上のパッドピッチも同時に小さくすることも可能にした。
　より小さく、より軽く、より薄い家電製品への要求は止まることがないため、パッケージでもよりいっそうの小型化が求められている。CSP（chip-size packaging）に関する概念は1990年代に発展し、1998年までに4種類のCSPが実用化された。これには、フレキシブルなインターポーザー型,リジッドインターポーザー型, リードフレーム型, ウェーハレベル型のパッケージ技術がある。1998年の時点では、全世界の出荷総数の50%以上をフレキシブルなインターポーザー型を使ったCPSが占めていた。その一方で、WL-CPSはほとんど生産されなかった。WLPの長所は、ウェーハ上で組み立てを行い、検査できる点である。ウェーハからチップの切り取った後に組み立てる他のパッケージ技術とは異なり、ウェーハの表面積が大きくなるほど、またチップサイズが縮小するほど（チップの組み立てと同等）、WLPではコスト低減効果が大きくなる。
　1990年後半より発生したWLP技術は、Semiconductor International誌の「WLPの到来」1)という記事を掲載した2000年に実用化が始まった。この当時、以下のような競合する技術があった。
・再配線技術
　主に米国のFCT社やUnitive社、独Fraunhoffer-IZM社により開発
・封止技術
　米国のShellcase社開発のShellCSP及びChipscale社開発の表面実装技術
・フレキシブル・テープ技術
　例えば米国のAmkor 社によるwsCSP技術やTessera 社などによる類似技術

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この技術はいたるところで見直された。2)-5)Semiconductor International誌が2000年に予見したように、それから生産ラインで実際に使用されたものは、主に再配線技術に由来するものだった。当社の調べでは、フレキシブルテープ技術は生産ラインでほとんど使われていない。また、封止技術であるShellCSP は、台湾のXintec社がサンヨー社製の携帯電話用画像処理チップに使っているが、広く一般的に受け入れられているわけではない。

用語がまちまち
　WLPの呼び名について、業界全体でいまだに混乱している。「チップに切り出す前に、パッケージや配線、検査すべてをウェーハ上で行なう」というように定義をするならば、バンプしたチップもWLPの一種ということになってしまう。
　組み立てを行う前にデバイスをパッケージしないという規定を付け加えるならば区別できる。例えば、バンプしたMPUやASICの場合は、最後の表面マウントする前にチップのキャリア上にマウントする場合はWLP ではない。また、比較的小さいチップや少ピンのチップは、最終基板上に直接マウントされるためWLPとなる。多くの場合、同様の技術がバンプ加工チップやWLPに使われている。最近の多くのファウンドリでは、「バンピング」と「ウェーハレベル」の両方か、もしくは「チップスケール」で行っている。表1に世界中の生産ラインでのウェーハレベルパッケージの状況を示している。表2には部品メーカーと共同でWLP 技術の開発を行っている研究機関のリストを示している。

デバイス
　EEPROMやフラッシュ、DRAM などの種類のメモリーは、WLPで出荷されている。米Micron社は、グラフィックや組み込み型、ワイヤレス向けのSDRAMをWLPで試している。同様に、独Infineon Technologies社や韓国のSamsung Electronics社も、WLP でメモリー製品を出荷していく予定だ。
　米国のBourns社とLittlelfuse社は、デジタルカメラや携帯電話、MP3 再生機、PDA、DSL、セットトップボックスといった小型デジタル製品のESD保護や高速信号回路の保護の目的として、複合型ウェーハレベルダイオードを出荷してきた。米国のAVX社やAdvanced Micro Devices社、蘭Philips社、仏伊合弁のSTMicroelectronics社、韓国Telephus社などでは、携帯電話やPDA 用にWLP による集積化受動デバイスを出荷してきた。さらに、米国Fairchild社とMaxim社の両社は、Maxim バッテリー管理装置といったパワーマネージメント用のデバイスをWLP 形式で販売している。
　いち早くWLPを採用した米National Semiconductor社はマラッカやマレーシアにある後工程の工場を、この数年間操業している。製品のほとんどは、回路監視用のデバイス群などで、microSMD形式で行われている。

WLP の優位性
　WL-CSP技術コンソーシアムのSECAP（The Semiconductor Equipment Consortium for Advanced Packaging）は、フリップチップやWL-CSP 向けのハンダバンプなどのウェーハレベルでの後工程の技術開発に注力している。正会員として、独SUSS MicroTech社やBTU社、EKRA社と米国のImage Technology社やMatrix Integrated Systems社、NEXX Systems社、Semitool社の7社が入会している。目下のところ、SECAP は産業界のWLPや300mm プロセス技術への転換のため、プロセス装置開発や検証に注力している。このコンソーシアムの中で、独IZM（the Fraunhofer Institute for Reliability and Microintergration）は、独立的な立場で製造装置メーカーに対し技術コンサルタントとして活動している。さらに、同社はパートナー企業の異なる装置間でプロセスを統合するために、アプリケーションセンターとしての役目も担っている。2003年7月に台湾の新竹にあるUSM社（Unitive Semiconductor Taiwan）の協力を得て、完全な電気めっきした300mmウェーハのバンピングラインの立ち上げをおこなった。プロセスの流れを図1に示す。
　同様に、装置メーカーやプロセス、材料メーカーから成る団体のAPiA（The Advanced Packaging & Interconnect Alliance）は、商業的に実行可能なパッケージ・ソリューションの開発や導入を加速させることに注力している。これにより、世界中の先端デバイスメーカーの製造上の問題点や性能上の問題点を解決する。この団体には、米国のUltratech社やUnaxis社、August Technology 社、荏原製作所、独Steag Hamatech社などがが加盟している。

将来の展望
●大チップ対応技術― 単純な再配線によるWLPの基板の熱機構信頼性は、チップの大きさや下地フィラーが使用されていない場合のピンの数と中立点との距離などで制限がある。Fraunhofer-IZMとベルリン工科大学、米Motorola社は、高信頼性のWLP の開発を1996年から開始した。開発のコンセプトは、下位にあるはんだ球の周囲に応力緩和層を配置し、はんだ球を上に重ねる方法である。ボードレベルの信頼性は、下地フィラーなしの単一ボールに似た構造の場合と比べて10倍改善された。図2に断面図を示す。
　もう一つの有望な方法がInfineonによって公表されている。同社は、検査と２層目の信頼性問題を解決するために、新しいWLPを開発した。同社のELASTec（Elastic Bump on Silicon Technology）は、ウェーハ上にリジリエント接続素子を使用している。これら接続素子は図3に示すように、入出力パッドからバンプの頂上まで続いている再配線層と、ステンシル印刷で形成されたSiバンプで構成されている。7)
●MEMS パッケージ―MEMS デバイスのパッケージはコストの主要部分を占めるため、MEMSの分野ではWLPが採用されている。センサーのアクティブ領域がデバイスの片側にあり、配線の接続部が画像センサーチップの背面にあれば、WLPが行える。
　独Schott Electronic Packaging社は、図4の断面図のようなSchott OPTO-WLP を導入した。Schott OPTO-WLP プロセスの最初の工程で、感度が高くアクティブな構造をカバーガラスで保護する。特殊なウェーハ接着プロセスが開発され、接合層にある接着剤の被覆率を変えられるようにした。次の工程では、接着されたSi-ガラスの厚さをSi側から薄くしていく。Siの厚さは100μm程度まで薄くされ、デバイス向けの小型の光学パッケージ作成が可能になる。応力に対して敏感なデバイスの場合、頑丈なセンサーの場合とSiの厚さはかわってくる。その場合、Siの厚さ50μm位残っている方がよい。次に、Si上にパターン形成を行うためにプラズマエッチングを行う。そして、BCB/CuやAl で裏面に配線し直し、Si上に絶縁膜を堆積させて電気的に絶縁する。下地バンプの金属を堆積した後、ボール設置とダイスが行なわれる。
●表面安定化処理後プロセス－エレクトロニクスが単一なトランジスタから集積回路へ移行していく検討を進めるならば、集積化受動デバイスの可能性は明らかだ。ムーアの法則はウェーハ上技術が絶え間なく進化してきた結果の賜物である。主な違いは物理的制限により、受動デバイスがミクロン単位以下までは小さくできないことである。さらに、集積化受動デバイスは設置面積の点でも制限がある。薄膜技術を使ってウェーハ面上での抵抗やコンデンサ、コイルを集積すると新しい機能を持たすことができる。このような技術はMotorola で量産技術として使われ、STMicroelectronics やその他多くの会社でも量産に移管しようとしている。その例を図5 に示す。9),10)

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Michael Töpper：カールスルー大学で化学修士を取得後、ベルリン技術大学で物性科学博士号を取得。1994年からHerbert Reichl 博士（TUB及び独Fraunhofer-IZM社）のパッケージ研究チームに参加。1999年にFraunhofer-IZM の研究グループのリーダーになる。1994年からBCB アプリケーションの研究に注力し、WLP に関する最初の論文を共著する。さらに80以上の論文を発表している。2003年、Fraunhofer-IZM 科学賞を受賞。IEEE-CPMT、IMAPS及びMRS 会員。最近ではIEEE-CPMT ウェーハレベル技術委員会で議長を務めている。

Philip Garrou：北カリフォルニア州立大学で化学学士を取得後、インディアナ大学で化学博士号取得。Dow Chemical 社に29年間勤務し、最近までDOW社の最先端電気物質ビジネスに於いて、技術、新規ビジネス開発で責任者に就任していた。現在はIEEE CPMT（Components, Package, and Manufacturing ）の議長。IEEE、IMAPS フェロー。1994年、電気パッケージ、生産の功績によりMilton Kiver賞を受賞。2000年IMAPS William Ashman 賞受賞。2002年、Fraunhofer-IZM 国際最先端パッケージ賞受賞。IEEE の「Transactions on Componets and Packaging」の編集を行っている。これまでに、50以上の章、出版物を共著している。

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参考文献

1. P.Garrou, “Wafer-Level Packaging Has Arrived,” Semiconductor International, October 2000, p.119.

2. P.Garrou, “Wafer Level Chip Scale Packaging (WL-CSP): An Overview,” IEEE Transactions on Advanced Packaging, 2000, Vol 23, p.197.

3. P.Garrou and R.Tummala, “Fundamentals of Wafer-Level Packaging,” Fundamentals of Microsystems Packaging, Chapter 10, McGraw Hill Book Co., New York, N.Y., 2001.

4. M.Toepper, J.Simon and H.Reichl, “Redistribution Technology for Chip Scale Packaging Using Photosensitive BCB,” Future Fab International, 1996, p.363

5. B.Kesser, B. Yeung, J.White and T.Fang, “Encapsulated Double-Bump WL-CSP: Design and Reliability,” Proceeding of the 51st Electronic Component Technology Conference, Orlando, Fla., 2001, p35.

6. J.Simon and H.Reichl, “Board Level Reliability of a Wafer Level CSP Using Stacked Solder Spheres and a Solder Support Structure,” Proceedings of the 50th Electronic Component Technology Conference, Las Vedas, 2000, p.81.

7. H.Hendler, T.Meyer, W.Leiberg and R.Irsigler, “Bump Wafer Level Packaging,” Proceedings of the International Symposium on Microelectronics, Boston, 2003, p.681.

8. J.Lieb and M. Toepper, “New Wafer Level Packaging Technology Using Silicon-Via-Contacts for Optical and Other Sensor Applications,” Proceedings of the 54th Electronic Component Technology Conference, Las Vedas, 2004, p.843.

9. K.Zooschke, et al., “Thin Film Integration of Passive Devices,” Proceedings of the 54th Electronic Component Technology Conference, Las Vedas, 2004, p.297.

10. G.Carchon, X.Sun and W.De Raedt, “High Q, Above IC Inductors and Transmission Lines”- Comparison to Copper Back End Performance,” Proceedings of the 54th Electronic Component Technology Conference, Las Vedas, 2004, p.1118

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