2月号　Cover Story

2005年2月号

歪みSiの導入には選択エピ技術が不可欠に

Laura Peters

　長年、限られた工程でしか使用されてこなかったSiエピタキシャル成長技術が、ULSIの製造プロセスで重要な工程に導入されつつある。エレベート・ソース/ドレインの形成に導入され始め、今や歪みSi技術の形成に不可欠になっている。

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　選択エピタキシャル成長技術は、これまでなじみのないプロセスだった。実際、「Wの成膜以外で選択的な成膜プロセスはほとんど使われてこなかった」と蘭ASM International社米国法人のエピタキシャル技術開発部門ディレクタ Chantal Arena氏は語った。「しかし、エピ技術を取り巻く状況は、エレベート・ソース/ドレイン構造の採用の増加で今や変わりつつある。SOI技術にとっても重要で、さらに、トランジスタチャンネルのいわゆる1軸歪みを局所的に引き起こす、リセス・ソース/ドレインが出現したことも大きい」。
　歪みSi技術は電子と正孔の移動度を上げることができ、主流のCMOSプロセスとも互換性がある。歪みSiでは、Siの結晶格子を引き伸ばし（張力）あるいは押しつぶして（圧縮応力）、印加電圧に対するSi中の電荷キャリア（電子と正孔）の反応を高速化させている。歪みSiを用いれば、微細化に頼らずに性能を向上できる。「今までは常に消費電力と動作速度はトレードオフの関係になってしまった。しかし歪みSiを用いればIon/Ioff曲線をシフトさせて、他の特性を犠牲にすることなく駆動電流を上げたり、リーク電流を抑えたりすることができる」と、米Applied Materials（AMAT）社のエピタキシプロダクトユニットのシニア技術マネジャー Arkadii Samoilov氏は言う。「当社のパートナー企業や顧客から、SiGeエピを用いたp型MOSで飽和駆動電流が35%以上も改善されたと報告を受けている。トランジスタ製造工程においてこれほどの効果が見られた技術は他にはない」。
　ソース/ドレインに応力導入材料を使うことは、トランジスタのチャンネルに単軸歪みを導入するには有効な手段であるが、シャロートレンチアイソレーションや、シリサイド、メタルゲート、意図的に応力をかけたライナー層などの膜や構造によってもいくらか圧力をかけられる。さまざまなプロセスや材料が、微細化によってCMOSチャンネルでキャリアの移動度に与える効果をモデル化することが重要である。

選択エピの起源
　選択エピの市場は、通常のエピと比べとても小さいが急速に成長している。SiウェーハやSOIウェーハメーカーが、さらにエピ市場を広げようとしている。

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　選択エピが使用され始めたのは、ヘテロバイポーラトランジスタ（HBT：Heterogeneous Bipolar Transistor）の製造が最初だ。日立製作所や独Infineon Technologies社、米Agere Systems社などは、HBTのベースを成膜するのにSiGeBやSiGeB:Cの選択エピが有効であるという報告を行なっている。Samoilov氏によれば、これがCMOSのエレベート・ソース/ドレインの応用につながっていったという。SOIでは、コンタクトのシリサイド形成を容易にするために、ソース/ドレイン上にSiを追加で結晶成長させなければならない。「選択エピをリセスに使ってトランジスタチャンネルに圧力を加えるという方法は、最近出てきたアプリケーションで、米Intel社が最初に提唱したもの。今日では、リセスやエレベート・ソース/ドレインは、例え違う材料を使う場合でも一回で処理することができるようになっている」とArena氏は説明した。図1に200mmのエピタキシャル成膜装置を示す。

デバイスへの応用

　Intelは90 nmプロセスで量産に歪みSiを採用することを発表した。図2にp型MOSとn型MOSの単軸歪み手法とTEM写真を示す。p型MOSにはBをドーピングしたGe濃度17%のSiGeの選択エピが用いられる。1）Siの結晶格子中のGeは、リセス・ソース/ドレイン間チャンネルが圧縮応力で縮むため、トランジスタの駆動電流が増大する。Intelの報告によれば、飽和電流（Idsat）において25%、線形電流（Idlin）においては50%の増加が見られたという。この報告では、チャンネルの深さと幅の寸法比が大きくなるほど、圧力が大きくなることが取り上げられている。イオン注入法よりもS/D内のBの活性化率が上がるため、キャリア濃度を高めることができ、駆動電流を増やすことができる。
　その後、米Texas Instruments（TI）社は、SiGe領域をより隣接させたプリスペーサという手法を用いて、IdsatとIdlinをそれぞれ35%と70%増加させたと報告している。2）エッチング形状と領域はデバイス特性に大きく影響するため、埋め込みソース/ドレインのエピに先立って行なわれるエッチング工程と洗浄工程はとても重要となる（図3）。「ウェット洗浄工程とエピタキシャル成膜のプロセス評価では、残渣がすべて除去されているかだけでなく、エッチング後にリセス・ソース/ドレインの形状が変化していないことを確かめなければならない。リセス領域でSiの転位を発生させないようにするため、非常に低い温度でプリベーク処理が必要になる」とSamoilov氏は言う。
　Intelの米国特許3）には、同じような手法がn型MOSにも適用できると記載されている。SiにGeの換わりにCを注入し、Bの換わりにAsやPを注入するのである。ASMI米国法人の戦略マーケティングのバイスプレジデントChris Werkhoven氏は「SiにCを注入する（Si:C）方法の優位性の一つは、HBTの製造で採用されている点だ。その経験をCMOSプロセスで生かすことができる」と述べている。
　仏LETIが、n型MOSチャンネルにSi:Cを用いて研究を行なっているが、Samoilov氏は「Si:Cプロセスを改善し、引っ張り歪みを増大させることが当面の課題の一つ」という。一方で張力のかかる窒化膜は、n型MOSのチャンネル中でSiの結晶格子を伸ばす働きをするため、速度特性を最大10%程度改善させる。このため他のデバイスメーカーは非常に薄い多層窒化膜の積層構造を用いて、n型MOSのチャンネル速度を上げるという方法を採用している。しかし窒化膜を用いる手法は、Si にCを注入する手法ほど拡張性はない。
　Samoilov氏は、「n型MOSとp型MOSにおいて同等の性能を求めている設計者にとって、SiGeでp型MOSの駆動電流を増加させたことで、n型MOSの駆動電流の増加にもこれと同じくらい有力な解決法を見つけなければならなくなった」という。　高性能ロジックだけが歪みSiの唯一の推進力ではない。フェルミ準位ピニングの問題とそれに関連する高いしきい値電圧の問題が解決できれば、省待機電力アプリケーションに、High-kゲート積層構造が採用できる。台湾TSMC社のHoward C.H. Wang氏らは、2004年12月に行われたIEDM（IEEE International Electronic Device Meeting）で省電力デバイスを発表した。4）そこでは、Bをデルタドープした歪みSiGeチャンネルとHigh-k絶縁膜を用いて、どのようにしきい値の低い電圧（Vt）制御が得られたかを紹介した（図4）。TSMCは、選択エピで成長させた歪みSiチャンネルを使って、p型MOSのしきい値電圧 Vtを最大200mV減少させることに成功した。同様のプロセスにBを注入したSiキャップの犠牲層を用いることで、Vtをさらに300mV減少させている。デルタ状のB濃度プロファイルは、短チャンネル効果を防ぐことができる。このように選択エピによって、Vtを目標値の0.3Vまで押し下げることができた。

局所的な歪みと全体的な歪み

　局所的な得られた1軸歪みは2軸歪みよりも、p型MOSトランジスタの特性を高めるのに効果的だと考えられている。2軸歪みや全体的な歪みは、SiGe緩和層の上にSiの薄膜を成長させ、張力が生じることでウェーハやエピ層全域で歪みを発生する。2軸引っ張り歪みは、n型MOSトランジスタの特性を著しく高めるが、p型MOSトランジスタの場合、SiGe層のGe含有量が35%以上でない限り有効ではない。SiGeを使う場合エピ成膜プロセスの最適化が不十分だと、スジ状の断層が形成されることがあり、歩留まりの問題を引き起こすことがある。「米Freescale　Semiconductor社の最近の研究では、デバイス特性の悪化は見られなかった」とASMIのChris Werkhoven氏は述べている。
　興味深いことに、エピ装置のメーカーはウェーハ供給メーカーと競合する一方で、協力しあってもいる。仏Soitec社は歪みSOI（sSOI）ウェーハの製造を始めているが、同社は、ASMIのエピ装置を使用して、Geを含まない歪みSiの厚さ40 nm のsSOIウェーハを開発したと発表した。またAMAT社とは、45 nm以降に向けたGOI（Ge on Insulator）ウェーハを共同開発する計画と発表している。一方、AMATとsSOIウェーハも製造している米Silicon Genesis（SiGen）社は、エピ装置を用いてSOIスムージングプロセスを開発している。
　選択エピは、Siの領域が浅い（最大5 nm）FDSOI（完全空乏型）デバイスやFinFETの製造で重要になるであろう。Werkhoven氏は、構造によっては5～6種類の異なるエピプロセスが使われるようになると予想している。また、sSOIウェーハを使用する場合には、さらに1～2種類のエピプロセスが使われることになる。

エピタキシャル成膜装置のチャンバ

　Werkhoven氏は、プロセスの制御性や再現性を確保するためには、ガスの滞在時間をできるだけ短くして、チャンバを平行流入設計にすることにより乱流を最小限に抑えなければならないと指摘する（図5）。
　トランジスタ形成工程では、不純物が拡散する心配があるためプロセスの低温化が進んでおり、エピも最高900℃という比較的高温のプロセスから700～750℃の低温のプロセスへと変わってきた。選択エピの中で唯一、不純物の拡散が問題にならないプロセスは埋め込みチャンネルだけであり、これはイオン注入工程がまだ一度も入らないうちに形成される。素子分離後、活性領域が薄膜SiGeチャンネルで保護され、Siエピの工程へと移行する。
　インテグレーション的な問題から、エピプロセスの温度をさらに下げるように要求されているが、「成膜温度を50℃ほど下げるたびに、ハードウェアの性能が落ちていく」とArena氏は言う。「チャンバの流体力学特性がとても重要だ。そして、チャンバのリークに対して厳重に管理し、水分と酸素を最低レベルに抑えなければならない」。600℃で成膜するためには、酸素と水分の許容量はppb（part-per-billion）レベルに設定する必要がある。このためチャンバの密閉に使われるOリングの長さは、できるだけ短くなければならない。Samoilov氏は、クリーンなチャンバを保ちながら低温でプロセスを行うことは、SiGeプロセスをSi上に単体Geを成長させるプロセスへと応用させていく上で重要になってくると述べている。「GOIは、High-kやメタルゲートプロセスと高い互換性があるため、早ければ32 nmノードでこうしたプロセスを目にするかもしない」。（Samoilov氏）
　「選択比の低下が歩留まりにもっと大きな影響を与える。チャンバ容積を小さくすることで、チャンバ内を極めてクリーンな雰囲気に保つことができる。これは、絶縁膜上に核が形成されるのを防ぐ上で非常に重要だ。その上、チャンバの高さを抑えることでガスを効率的に利用でき、選択比のプロセスウィンドウを広げることができる」と、Samoilovは説明している。

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参考文献

1. T.Ghani, et al., “A 90 nm High Volume Manufacturing Logic Technology Features Novel 45 nm Gate Length Strained Silicon CMOS Transistors,” 2003 IEDM Proc., p.978

2. P.R.Chidambaram, et al., “35% Drive Current Improvement From Recess-SiGe Drain Extentions on 37 nm Gate Length PMOS,” VLSI Symp. Proc., 2004.

3. U.S. Patent No. 6,621,131 B2 2003, Sept.16.

4. H.C.H.Wang, et al., “Low Power Device Technology With SiGe Channel, HFSiON, and Poly-Si Gate,” IEEE IEDM, Dec. 2004, in press.

5. M.Sadaka, et al., “Fabrication and Operation of Sub-50 nm Strained Si on Sil-xGEx on Insulator(SOOI)CMOSFETS,” IEEE Intl. SOI Conf., October 2004, p.209.

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米Applied Materials社	www.appliedmaterials.com
蘭ASM International社	www.asm.com
米SiGen社	www.sigen.com
仏Soitec社	www.soitec.com

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