110nmルールになるとトレンチ型の場合ではSiを8μm以上、スタック型の場合では絶縁膜を2.5μm以上にもなってしまいキャパシタ形成が困難になってきたため、キャパシタの絶縁膜に Ta2O5などの高誘電体材料が導入されてきている。

図１　プロセスフローの比較：eZ-RAMの場合製造工程を簡略化できる

最近では、65nm以降に向けて、日立製作所とエルピーダメモリが共同で、Ta2O5/Nb2O5の積層膜を低温プロセスでMIM（Metal Insulator Metal）キャパシタ構造を開発し、その成果を2004年9月に開催された“International Conference on Solid State Device and Materials（SSDM）”で発表している。
また、さらに誘電率の高いBST膜の開発が盛んであるが、16Gビット前後になると電極間隔が狭くなりBST膜が電極間を埋め尽くしてしまいキャパシタ形成が出来なくなると言われており、DRAMにかわるメモリー開発が急務となっている。

次世代メモリーの現状と課題

　現在、DRAMやSRAM、フラッシュメモリーにかわる次世代メモリーとしてMRAM（Magnetic RAM）や相変化メモリー（Phase Change Memory）、FeRAM（Ferroelectric RAM）、分子メモリーなどが検討されている。

図2　「1」を書き込む場合、「0」を書き込む場合 正電圧をかけるとソースからドレインに向かって走るトンネル電流がドレインに衝突する。このときのエネルギーによりSiがイオン化されボディに正孔（ホール）が蓄積させる。「0」を書き込む場合、負電圧をかけてボディに蓄積されている正孔（ホール）を中和させる。

構造的にはInnovative Siliconとほぼ同じであるが、東芝はシステムLSIの高速化を図る上で重要なサリサイドプロセスを適用するために、メモリーセル内部のコンタクト領域にポリプラグでバッファ層を形成する構造を採用し、アレーアクセス時間が36ns、データスイッチング時間は30nsという結果が得られている。ところが、DRAMのメモリーセルとして重要な電荷保持時間は85℃の時で500msと、DRAM単体で一般的に要求されている1秒以上という特性には達成しなかった。この点について東芝は、電荷保持時間の改善を進めていくが、DRAM混載システムLSIとして使用することは十分可能であると結論付けており、2006年（45nm）以降の高速ネットワーク機器などへの実用化に向けて開発を進めているという。

Z-RAMの構成と動作原理

　DRAMは、セルをマトリックス配置され、カラム選択スイッチおよびセンスアンプ、プリチャージスイッチで構成されている。また、SRAMとは異なりキャパシタに蓄えられた電荷でデータを保持するため、サイクル内に指定したすべてのセルをプリチャージするという「リフレッシュ」動作が必要になる。またSRAMのようにフルアドレスを指定するのではなく、ロウ（行）とカラム（列）の2回に分けてアドレスを行わなければならないため、アクセスが遅い。Z-RAMも従来のDRAM とこの点は同様である。
　Z-RAMの書き込み動作をDRAMの書き込み動作と比較しながら簡単に説明する。まずDRAMの場合、ワード線（ロウ）とビット線（カラム）をONにするとキャパシタに電荷が蓄積され「1」が書き込まれるが、すでに書き込まれている場合には変化がない。「0」を書き込む場合は、ワード線をONでビット線をOFF（0V）とキャパシタに蓄えられた電荷を放電する。
　Innovative Siliconのチーフサイエンティスト Serguei Okhonin氏によれば、「Z-RAMの書き込み動作で、「1」を書き込む場合には、ワード線にしきい値より大きな電圧をかけながらビット線に正電圧をかけると、ソースからドレインに向かって走るトンネル電流がドレインに衝突する。このときのエネルギーによりSiがイオン化されボディに正孔（ホール）が貯まる。「0」を書き込む場合には、ビット線に負電圧をかけてボディに蓄積されている正孔（ホール）を引き抜いて行う」と説明する。
　DRAMの読み出し動作は書き込み動作と比べやや複雑になっている。まず、プリチャージスイッチをONにして内部データ線と電圧を同じにしなければならない。その後プリチャージスイッチをOFFにしワード線の選択を行って電圧を与える。すると、キャパシタに電荷がある場合にはしきい値より大きい電圧値に、キャパシタに電荷がない場合にはしきい値より小さい電圧値になる。そして、センスアンプのコントロール端子に電圧を加え「1」「0」の判定を行い、これと同時にキャパシタに同じデータを再度記憶させる。最後に、カラムスイッチをONにして外部データ線に内部データ線のデータを出すというのがDRAMの読み出し動作の簡単な流れになっている。
　これに対しZ-RAMは、非破壊で読み出しを行っている点でDRAMと大きく異なる。Serguei Okhonin氏によれば、「情報の状態をセンスアンプに流れる電流を計測し、基準セルとの比較で「1」「0」の判定を行っているだけのため、DRAMと比べかなり簡略化されている。このため、読み出しや書き込みに要する時間は3ns未満と高速アクセスが可能で、SRAMと同等レベルのアクセス性能を実現している」という。

まだあるZ-RAMの優位性

　Z-RAMの特長は高密度や高速化だけではない。次世代メモリーとして開発が進められてきたMRAMやOUM、FeRAM、分子メモリーと比べ、新しい製造技術を導入する必要がないことや製造プロセスを簡略化できるため低コスト化が実現できるという点でも優位性がある。Mark-Eric Jones氏は、「Z-RAMは、マスクステップの追加や新しい材料、プロセスを導入する必要がなく既存のロジックプロセスで製造できる。DRAMと同様にZ-RAMのセルもマトリックス配置されているが、Deep TrenchやHARC（High Aspect Ratio Conatct）のような複雑なキャパシタ形成工程が不要であるため製造コストも低減できる」という。
　また、Serguei Okhonin氏は、「Z-RAMは高密度であるため配線が短くて済むため配線上の寄生容量を低減できる。また、SOI基板を使用しているためトランジスタ周辺が絶縁体でかこまれており、バルクSi基板と比べとトランジスタへの寄生容量を30％少なくできる。　　
　さらに、全て直線上の配線でメモリーセルを構成できるため、リソグラフィでOPC（Optical Proximity Correc-tion：光近接効果補正）技術を駆使しなくても簡単に設計することが可能で、すでに90nmプロセスのデザインは完了した」という。「また、ドレイン電圧が小さくても電流を十分に増幅であるため、読み書き動作を繰り返してもセルの劣化が見られず信頼性が高い。さらに、トランジスタ1つで構成できるため拡張性に優れており、22nmプロセスで採用される可能性の高いFinFETトランジスタの適合特性もすでに測定済みである」という。

Z-RAMの応用分野

　ブロードバンド時代では、動画像や音声の大容量データ通信が増大している。大量のデータを高速で処理するために、一つのチップ上に高性能のMPUと大容量メモリーを同時に形成したDRAM混載システムLSIの要求が高まってきている。最近、MPUの動作速度を向上させるために、バルクSi基板からSOI（Silicon on Insulator）基板に移行が始まっている。SOIはバルクSiと比べ約35%高速化でき、消費電力も約35%低減できるためだ。

　米Gartner Dataquest社によれば、SOIウェーハの予想年間平均成長率は、2002年から2008年にかけて41.2%と高い成長率が予想されており45nmにはSOIウェーハへ全面的移行すると見られている。しかし、現在のシステムLSIのメモリー領域の面積は全体の約70％にもなっており、メモリーの大容量化だけでなく高密度化も重要な課題となっていた。
　このZ-RAMは、SOI基板に特有のフローティングボディ効果を利用し1個のトランジスタだけ（1T）で構成するというメモリーセルであるため、混載システムLSIの高密度化の問題を解消し、技術トレンドにあったメモリー技術であるといえる。また、従来のDRAMと比べ配線やトランジスタの寄生容量およびリーク電流を低減できるため、携帯電話のような低電力アプリケーションに最適と言えよう。Innovative Siliconは、IPプロバイダーで現在ファウンドリを探しているという。