半導体産業では、およそ二年ごとに技術ノードが変わっている。90nmプロセスは2003年末から製造が開始され、65nmは今年から製造が開始される予定になっている。45nmは2007年後半から2008年にかけて製造開始されるだろうと予想されている。
それぞれの技術ノードはメタル配線の最小ハーフピッチで定義され、ITRS（International Technology Roadmap for Semiconductors）で詳しく説明されている。しかし2007年から2008年に予定されている、いわゆる「45nm」と言われているものとITRSで見られるものと異なる。ITRSで定義されている45nmは、2010年まで製造されないだろうといわれている。（P.54「45nmロジックの定義」参照）。
2004年12月に発表された最新版のITRSでは、2年周期から3年周期に変わることも示唆されているが、専門家の間では2年周期と3年周期の間ぐらいになると見ている。実際に半導体産業全体が多様化してくると、技術ノードの概念が完全に変わってしまうかもしれない。「従来型の簡易的なITRSの技術ノードの概念は役に立たなくなってきている」と米Texas Instruments（TI）社 のBob Doering 氏は言う。Doering氏は1992年からロードマップの策定に従事してきた。「2005年版ITRSの策定での課題の一つは、SoC/SiPのように多様化している半導体技術を広範囲かつバランスよく、効果的にスケーリングを規定することだ」。
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しかしながら現在、半導体業界の関心は45nmに移っている。実際に製造が開始されるのはまだ先の話だが、使用する材料やプロセス技術、デバイス構造のような重要な事柄は決定しておかなければならない。「45nmは研究段階から開発段階へ移行する段階にきている」と米AMD社技術開発部門のコーポレートバイスプレジデントCraig Sander氏は語る。「45nmについてすでに多くのことが決定されている。実際に何が製造できるかなどの詳細については開発期間中に見極め、技術開発を終了させる予定だ」。
さらにTIのCTOのHans Stork氏 は、「45nmの開発について適切な決定を下したいという考えと潜在しているリスクを出来るだけ少なくさせるようにもう少し待っていたいという考えの間で気持ちが迷っている。今から6ヵ月もすればすっきりとしているだろう」と述べている。
危険と報酬
微細化による恩恵は45nmでも残っている。与えられるコストやパワーの範囲でより多くのトランジスタを集積させたデバイスを製造することができる。しかしデバイス特性を大きく改善させていくためには、新材料の導入やトランジスタ構造を変える必要がある。「それはあたかも周期表を見ながら、使われていない元素を探しているようなものだ」と2004年12月に開催されたIEDM（International Electron Device Meeting）の中で米IBM社のClement Wann氏が冗談を言っていた。45nmに検討されている新材料には、SiGeや HfSiON のようなHigh-kゲート絶縁膜、 NiSixあるいはMoSixのようなメタルゲート、GOI（Germanium on Insulator）などがある。もちろん、予測できないような問題が歩留まりや信頼性で発生するかもしれないため、新しく材料を導入することには危険が伴う。
トランジスタ構造を新しいタイプに変更すると、スイッチング速度や動作電流を上げながら、リーク電流をこれまで以上に制御することができる。極端な例を挙げると、finFETなどの三次元構造や複数のゲートがあるトランジスタがある。またこれ以外にも、SiGeのエレべーテッド・ソース/ドレインや埋め込まれたSiGe層などの新しい材料も検討されている。また液浸リソグラフィが導入されると、フラッシュアニールなどの新しいプロセス技術も必要になってくる。
しかもデバイス特性を上げる方法はいくらでもある。「パワーとデバイスのトレードオフを改善するには、回路やパワーマネージメント、複数のしきい値電圧、ボディーバイアスといったテクニックがある」とTIのMark Rodder 氏はIEDM の講演の中で述べている。単に重要な配線の長さを短くすることだけでも、効果のある場合もある。
Rodder氏は、45nmのトレードオフ問題へのアプローチには大きく分けて三つの方法があると言う。
1. これまでと同じ構造で微細化を続けていく（例: 従来型のゲート絶縁膜のスケーリングによる限界を克服するために局所的な歪みを導入する）
2. これまで同じ構造に新しい材料を導入する（例: SiONの代わりにHigh-k 絶縁膜を使用あるいはPoly-Siゲートの代わりにメタルゲートを使用）
3. 新しい構造や材料に変更する（例: マルチゲートデバイス）
高性能アプリケーションで、現在の技術とこれらの三つのオプションの比較結果を図1に示す。動作電流や回路遅延で若干効果が見られている。
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図1 半導体メーカーは、45nmで三つのオプションから選ばなければならない。従来構造（SA：Same Architecture）で微細化を進める（ST：Scaled Technology）。従来構造に新しい材料（NM：New Material）を導入する。構造を変更し（NA：New Architecture）に新材料を導入する。高性能（HP：High-Performance）デバイスには、新材料が不可欠になる。
（出展: 米Texas Instruments社 M.Rodder氏, S.Yu氏, R.Venugopal氏） |
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最終的には、歩留まりを高く最適なコストで、目標とするデバイス特性を得られるかということにある。「選択肢が多く存在するということは、それだけ成功も失敗の数も多くなるということだ」とRodder氏は言う。
最初の選択肢について、仏伊合弁のSTMicroelectronics社と蘭Philips社、米 Freescale社が、IEDMの中で共同発表している。それは厚い酸化膜に起因する性能低下が歪みSiを導入すると改善されるというものである。1）新しい構造を採用することは効果が高いかもしれないが同時に危険も高いため、最後の選択肢が選択される可能性は低いだろう。
微細化の限界
これまで微細化によりデバイス性能を上げてきた。ゲート長（チャンネル長を含む）は短くなり、ゲート絶縁膜は薄くなり、ソース/ドレインの接合領域は浅くなってきた。これらは全て、引き続き電源電圧やしきい値電圧を低減されるためであった。しかし、微細化による効果は今やなくなってしまった。それは、パワーやショートチャンネル効果、電子移動度の減少などのトレードオフが複雑になってきたためだ。さらに、65nmで従来のゲート酸化膜を使う場合、わずか原子4つ分の厚さにしなければならないため、これ以上絶縁膜を薄くすることができないという事実もある。
45nmで必要とされている開発（全てというわけではないが）では、トランジスタ性能の中で、三つパラメータの改善に注力されている。それは、リーク電流を低く、駆動電流を高く、スイッチング速度を速くすることだ。もちろん、これらのスペックはアプリケーションの種類に大きく依存する。例えば、高性能デバイスの場合には速いスイッチング速度が求められているが、携帯電話で使われるような低いスタンバイ電圧のデバイスの場合には、リーク電流を最小限にすることが求められている。「現在、微細化による物理的な限界を迎えている。しかし、トランジスタのリークレベルを抑えて、性能を上げる方法がまだ多くある」とSander氏は言う。「65nmから45nmへ移行すると、トランジスタの性能が格段に上がるのが分かるだろう」。
歪みSi
歪みSiの導入もトランジスタ性能を上げる方法の一つである。ほんの2〜3年前まで歪みは厄介なものと考えられていたが、n型MOSトランジスタ中の電子移動度やp型MOSトランジスタ中のホール移動度を改善するため、半導体業界では積極的に歪みSiを導入している。「歪みSiについて早くから注目し90nmから導入し、65nmまで延長させた。おそらく、65nmに向けて更なる最適化を行わなければならないだろう」とStork氏は言う。
歪みSiはいくつかの方法で製造される。トランジスタを取り巻く膜や構造によって生じる応力でプロセス歪みと呼ばれる方法やチャネル下にSiGe層を埋め組み込む方法、「ウェーハごと」歪ませる方法がある。2）
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図2 従来型ゲート絶縁膜で高性能デバイスを開発すると、駆動電流がITRSで提示されている値より小さくなる。このため、High-kゲート絶縁材料やメタルゲートの必要になるといわれている。（出展: TI のM.Rodder氏） |
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図3 Poly-Siゲート/SiON構造で微細化を進めていっても、リーク電流や酸化膜への換算膜厚という観点で45nmの要求値を満たすことはできない。SiONで微細化していくとTDDBやNBTI、電子移動度の減少など信頼性の問題も出てくる。（出典: TIの M.Rodder氏） |
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プロセス歪みとウェーハ歪みは相補的なものであるため、どちらの方法も使える。「歪みを導入することによる複雑さと、歩留まりへの潜在的な影響やデバイス特性の信頼性とのトレードオフを把握することが重要だ」とStork氏は述べている。
一般的に引っ張り応力は電子移動度を改善し、圧縮応力はホール移動度を改善する。したがって、引っ張り応力はn型MOSデバイスに使われ、圧縮応力はp型MOSデバイスに使われる。応力源にはデバイスの上部にあるSiN膜やSTI（Shallow Trench Isolation）付近の酸化膜、シリサイドなどがある。p型MOSデバイスの性能を向上させるため、SiGeのエレべーテッド・ソース/ドレインを使った実験も行われている。SiGeはチャネル中にも歪みをかけられる。
High-k/メタルゲート
もし半導体業界に希望リストのようなものがあれば、そのトップには製造できるHigh-kゲート絶縁膜がくるであろう。それはリーク電流を減少させるために必要不可欠なものと考えられているからだ。3）図2と図3をみれば一目瞭然だ。現在のところ、長年の研究にもかかわらず、容易な方法が見つかっていない。
「かなり複雑で骨の折れるアプリケーションにしてはまずまずの進捗だったといえるかもしれないが、これで十分とは言い難い」とStork氏は言う。「会議で話題になったことや専門家を交えて意見交換をしても、そこにはっきりとした回答を見出すことは出来なかった」。
High-kの最有力候補は、HfSiONのようなHfベースの材料である。このような材料の抱えている問題点の一つは、既存のPoly-Siゲート材料と相性がよくないということである。1）このため、メタルゲートの導入が必然的になる。「ゲート絶縁膜とゲート材料を同時に変更しなければならないため問題が重なる。これが問題を難しくしている原因だ」とStork氏は言う。
その一方で、メタルゲートに変更し、ゲート絶縁膜を変更しない場合でも優位点がある（図4）。異なる仕事関数を持つ様々な種類の金属を使って、ゲート形成について調査が進められている（p型MOSトランジスタとn型MOSトランジスタでは、異なる仕事関数が必要になる。完全空乏SOIでは同じ仕事関数の材料を使うことができる）。これを実現する一つの方法は、従来のPoly-SiゲートからNiSiのようなシリサイドに変更し、適量のイオン注入を行うFUSI（Fully Silicided）というプロセスである。RuやTa合金のようにその他のオプションとして、MoNxも提案されている。
新構造
前述したように、電流密度の増加やショートチャンネル効果の減少、ゲート制御性の向上できるため、45nm以降に向けて三次元構造のトランジスタが候補として上がっている。
これらはトライゲートとかfinFET、omega FETなど様々な名称で呼ばれているが、一般的にはマルチゲートFETである。実際に、これらの構造には離れたゲートがなく、基本的には依然3端子のデバイスであるが、制御性を上げるため複数面でゲートを囲っている。
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図4 メタルゲートにすると45nmで要求されているリーク電流値を満たすことができる。（出典： TIの M.Rodder氏） |
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IEDMで蘭IMECがマルチゲートトランジスタをSRAMセルに導入したと発表した。それは、現在報告されている典型的なものより40nmも高いフィン（70nm）を採用し、電流密度を上げることができたという。トランジスタは、ゲート長が40nmで、フィンの幅が35nmという寸法で形成されている。45nm以降ではこれよりも高く、幅が広いフィンを形成することが出来るであろうか？それは、まさにいい質問である。
バルクシリコンとSOI
現在、半導体業界で最も議論されている一つは、SOIの必要性に関することである。米Intel社とTIがSOIの必要性はないと言っているが、IBMとAMDは互いに技術開発の提携を行い、SOIが必要不可欠であると言っている。
「AMDでは130nmからSOIに移行してきた」とSander氏は述べている。「Athlon 64やOpteronプロセッサに必要な性能やパワーを引き出すためにSOI技術が重要だという結論に達した。45nmでも引き続きSOI技術を適用するつもりだ」。
Sander氏は、半導体業界がどこかの地点で完全空乏トランジスタに以降する時がやってくると信じている。「完全空乏構造は将来必要となるトランジスタの特性を引き出すことができる。SOIにより完全空乏構造にスムースに移行でき、ほとんどの三次元構造のトランジスタにSOIが採用されていくであろう。また、IBMが発表した複合基板トランジスタのように新しい基板もある」。
Stork氏はまた違った見解を述べている。「微細化に伴ってSOIの恩恵は少なくなってきている。同じ目的地に行きつくならば、どうして今ルートを変えなければいけないのか。これまで低いコストで縮小化してきた。SOIに関して、まだ十分に低コストで実行できるとは言えない」。
SOIに関する議論が活発に行われるのは間違いない。それは早い段階で、45nmにすると決定した事項の一つであることからも明らかである。
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