粒界や多孔質側壁での電子散乱による影響が大きくなるために起こるCu抵抗の非線形増加により、線幅100nm未満でCu抵抗2.2μΩ-cm未満を達成することがますます難しくなってきている。この抵抗の増加は、Low-k絶縁膜の導入による容量面での利点を完全に無効にしてしまう可能性がある。このため、最良なRC特性を得るために、適切な回路モデルを使ってトレンチとビアの比を最適化する必要がある（表）。TFHM手法では、OSG（Organic Silicate Glass、k=3.0）または多孔質OSG（k=2.5）の層間絶縁膜を使用し、SiO2やメタルハードマスクで覆い、有機BARC（Bottom Antireflective Coating）、ArFレジストで被覆した。

　Low-k膜がSiO2で覆われているため、Low-k膜はレジストやBARCに触れることがなく、ビア-ファースト法で発生するレジスト汚染の問題を回避できる。この手法により、広範囲の表面処理やエッチング処理、剥離処理を施すことができる。また、標準的な酸化プラズマでリソグラフィのリワークも可能になる。有効な実効比誘電率（keff）は、OSGで3.3、多孔質OSGで2.7だった。90nmから65nmへの移行は容易だ。
　CVD(Chemical Vapor Deposition)で成膜したTiNハードマスクで多孔質SiOC（k=2.4）をエッチングし、Cuのシングルダマシン構造の形成から電子散乱効果についても明らかになっている。120nm以上のラインでパターンのばらつきが大きいため、パターン形成にはバイナリマスクが使われる。露光後、パターンがTiNハードマスクに転写される。次に、TiN CVDスペーサが絶縁保護のために蒸着され、TiNスペーサを残して一番上の層をエッチングする。その後多孔質OSGトレンチのエッチングを行う。エッチングと剥離ステップは空孔封止のために最適化されている。引き続いて、3.5nm ALD TaNバリア膜または15nm PVD TaNバリア膜が蒸着され、80nm Cuシード、電気メッキ、アニール、CMPと処理が続く。
　ALDで成膜したロットは、PVDで成膜したロットよりも、バリア膜の膜厚が薄かったためにライン抵抗が約5％小さかった。しかし、断面観察を行ったところCu断面での差は予想以上に小さかった。それはALDで処理されたロットでは過剰に研磨されていたため、Cu容量が小さくなっていたことがTEM（Transmission Electron Microscope）分析で確認できた。
　ALDは、EMやリーク電流、絶縁膜破壊、バイアス温度ストレス試験などのすべての試験で良好な結果を示した。これは、ALDが100nm以下のラインとビアでライン抵抗を低く抑える重要な役目を果たしていることを示している。