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2005年5月号
エピ成長技術が鍵を握る歪みSOI

C. Arena,

C. Werkhoven,

N. Cody,

P. Tomasini,

米ASM America社

www.asm.com

B.Y. Nguyen,

T. White,

A.V.Y. Thean,

D. Zhang,

V. Dhandapani,

米Freescale Semiconductor社

www.freescale.com

M. Kennard,

F. Metral,

I. Cayrefourcq,

C. Mazure,

仏Soitec社

www.soitec.com
　微細化を継続することは、コストおよび技術的な面から制約を受け始めた。過去10年間にわたり、微細化に頼らずにデバイス性能を向上する代替の方法が模索されている。新材料、新しい基板、そして新デバイス構造が登場し、性能改善を実現する候補技術となっており、エピタキシャル成長技術がこれらを実現可能にする製造技術の一つとして重要な役割を果たしている。
＊　＊　＊　＊
　Siの結晶に歪みを与えることは、デバイスのキャリア移動度を増大し、性能を改善する技術として良く知られている。歪みSiの導入は、GeやIII－V族化合物のような新たな材料に切り替えるよりも製造プロセスに与える影響が小さいため、より保守的なこの手法が好まれている。最も効果的に適用するには、p型MOSトランジスタに圧縮応力を、n型MOSトランジスタには張力を適用する必要がある。歪みのないSiの正孔の移動度は電子の移動度に比べ平均で3倍遅いため、p型MOSトランジスタの移動度の改善を優先して行われてきた。設計上の理由からp型MOSとn型MOSの移動度の比が保たれなければならない時には、同時にn型MOSの移動度も改善しなければならない。従ってn型MOSとp型MOSを個々に調整できる解決策が望ましい。
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　今日では歪みSiを適用するために二つのアプローチが広く採用されている。一つは、トランジスタが形成される前に基板レベルで歪みを生成する「グローバル」アプローチ。もう一つは、トランジスタの周辺の「ローカル」な領域に膜を用いて歪みを導入するアプローチである。これらのアプローチはエピタキシャル成長技術を用いて実現できる。厳密に制御された方法でグローバル/ローカルな歪みを導入できるだけでなく、エピタキシャル成長技術は、SON （Si on Nothing）、マルチゲートトランジスタ、あるいはfinFETといった新しいデバイス構造も可能にする。エピタキシャル成長技術は、いまやデバイス性能を向上させる重要な技術として幅広く採用されている。

グローバルアプローチ

　Siの引っ張り歪みは、大きな格子定数を持った擬似格子整合（pseudo-morphic）系Si層を成長させることによって基板の上に導入される。このような「ヴァーチャル」基板を製造するの方法は、Fitzgerald氏らにより発表されており、ウェーハ上に歪みを緩和させるSiGeエピタキシャル層を成長させている。適正な条件下では、緩和の程度は100%近くになる。しかし、SiGeの緩和プロセスはその密度により貫通転位を発生するので、それを注意深く制御し最小限に抑えなければならない。最新のエピタキシャルプロセスでは、最初にGe濃度勾配が十分についているSiGe層、すなわち「バッファ」として成長させる。続いて、転位密度が低く歪みを緩和させるSiGe層を一定のGe濃度になるように成長させている。バッファ層のGe分布は、歪みを解放しSiとSiGeの界面におけるミスフィット転位から発生する貫通転位を抑制するため重要だ。最終的なGe濃度がおよそ20%の時、結晶の品質を維持するのに必要なバッファ層の厚さは2～3μmとなる。エピタキシャル技術によっては、転位密度は最大106/cm2、最小103/cm2の値になることがある。
　このようなSiGeの歪み緩和層の上に薄いSi層を成長させることで、Si内で最大1GPaまでの引っ張り歪みを生み出し、それによって電子の移動度は最大50%改善される。最上面のSi層で最大の歪みを得るには、その厚さが「臨界」厚さを超えてはならない。その厚さは緩和が始まるところになる。臨界厚さは成長温度と強い関係があるため、臨界厚さはエピプロセスの熱サイクルに大きく制限される。おおよそ800℃の成長温度で20% SiGe緩和層を成長させる場合、Si層の厚さは20nm以下となる。
　高品質で再現性の高い歪みSiエピ成長を達成する上で重要なのは、SiGe表面で成長するということである。SiGeの中のGeは容易に酸化され、高温ではSiより不安定である。従って、欠陥のない歪みSi層を成長させるためには、SiGe表面の自然酸化膜の厚さを制御できるチャンバで、エピ成長前に酸化膜を除去することが必要となる。
　以上は「グローバル」歪みプロセスについてである。すなわち、これらの層はウェーハ全面にわたって成長する。歪みを緩和したSiGe層を使うと、Si内部に引っ張り応力が働きn型MOSとp型MOSの移動度の差を大きくしてしまう。そのため、p型MOSにも最適な解決策が求められていた。その解の一つはGe濃度を35%以上に上げると、引っ張り応力が正孔移動度も改善できることである。しかし、この方法で許容できる表面の結晶構造や転位密度についてあまり大きな進展がないようだ。
　Geが歪みSi層に熱拡散し歪みを低下させるなどのプロセスインテグレーション上で深刻な問題を引き起こす可能性があるため、SiGe基板にあるGeが懸念されている。Geがゲート酸化膜の界面に達すると、界面トラップ密度が大幅に増加し、トランジスタの性能と信頼性を低下させてしまう。SiGe内部での不純物の拡散はSi内部でのそれとは大きく異なるため、ソース/ドレイン・エクステンション構造の再設計が必要になる。3）SiGeのバンドギャップは低いため、ダイオードのリーク電流やトランジスタのオフ電流を増大させる。これは回路の待機電流を著しく増加してしまう。また、貫通転位もダイオードのリーク電流を増加させる。ダイオードの電流漏れを最小にするには、貫通転位密度を104/cm2以下にする必要がある。4）これらのインテグレーションの問題は、製造過程で発生する装置間のクロスコンタミネーションと共に、SiGe層によりグローバルでバルク基板から歪ませる手法に対する関心を大きく減少させてしまった。

歪みSiへのローカルアプローチ

 　いわゆる「リセス・ソース/ドレイン」方式を用いたp型MOSトランジスタのチャネルに「ローカル」な圧縮歪みを適用する新しい方法が、2003年のIEEE International Electronic Device Meeting（IEDM）で発表された。5）　セルフアライン・エッチング工程に先だってソース/ドレイン領域から除去されたSi材料に置き代えるため、選択性SiGeエピタキシャル成長技術が用いられた。その大きな格子定数のため、SiGe層は圧縮性の歪みを生じチャネル近傍のSi材料に歪みを誘導する。この場合、この歪みは二軸ではなく一軸となり、グローバルなアプローチと同様となる。一軸の歪みはキャリアの移動度を上げるのに有効であると報告されている。Ge濃度が17%のSiGe層はp型MOSの駆動電流を25%増加させることが知られている。

選択エピの課題

　ベタ膜のエピ成長と比較すると、選択エピは多くのことを考慮しなければならない。選択性はもちろんのこと、局部的な成長速度や不純物の混入などを変えるさまざまなローディング効果のような重要な要素も制御する必要がある。いずれも露出されたSiの面積に依存し、“ローディングファクタ”としては成長速度の2～3倍、ドーパント濃度の3～10倍高くなることがある。しかし、パターン感度は、主要なプロセスパラメータやガス流量制御である程度調整することができる。
　一方で、選択性は混合ガスに適量のHClを加えることで制御可能で、圧力を下げるとさらに高くすることができる。さらに、望ましくないファセットや横方向の過成長が発生することがあるが、これらもエピタキシャルプロセスの温度や圧力を調整することで極めて小さくすることができる。ベタ膜のエピ成長では、自然酸化膜を除去するエピ前の洗浄工程も良い結晶品質を得るには重要である。
　プロセスパラメータを最後まで合わせ込むことは大変だが、大量生産の厳しい要件を満たす十分に制御された選択エピの開発は可能だ。5）

図1　成長したままの犠牲ウェーハと完成したsSOIウェーハを比べた際の、バルクSiに向かっての大幅なスペクトルシフトの保持を示すラマンスペクトル（左）。（犠牲ウェーハのSiGe層のシフトも示されている）このシフトは約1.2GPaの歪みを表している。 （出典：仏Soitec社/蘭ASM International社）


歪みSiとSOI技術

　仏Soitec社によって開発されたSmart Cutプロセスは、高品質のSOI基板を製造する上で最も有効な方法であることが知られている。まず、歪みSi層を絶縁層の上に形成するために、歪みを緩和するSiGe基板を犠牲ウェーハとして使う。SiGe薄膜をハンドルウェーハに転移することでSGOI基板が作製され、その上に薄い歪みSi層をエピタキシャル成長により形成する。6）しかし、SGOIウェーハはGeを含有するためバルクウェーハの場合と同じ欠点が残る。最近では、Geを含まない300mm歪みSOIウェーハ（sSOI）がSoitecと蘭ASM International社により発表された。7）　この方式では、歪みを緩和したSiGe基板上に成長した歪みSi層が犠牲ウェーハから転移される。この歪みSi層は、転移プロセスから、CMOSプロセスの熱処理を経ても歪みが完全に維持されることが実証されている（図1）。

表　sSOIウェーハにおける歪みの制御
sSOIの厚さ
(nm)		 応力
(GPa)		 均一性
(1σ, MPa)
20 1.3 35
40 1.3 18
50 1.4 15
70 1.4 18
図2　幅2μmで長さ2μmの長いn型MOSで、SOI基板上（青の曲線）とsSOI基板上（赤の曲線）のIon対Ioffを比較した。sSOI基板で75%の改善を示している。
（出典：米Freescale Semiconductor社/仏Soitec社）
図3　SOI（青の曲線）とsSOI（赤の曲線）のチャネル長の関数としてのデバイスの全抵抗（出典：米Freescale Semiconductor社/仏Soitec社）
図4　薄いSOI基板上でエッチングされたリセス・ソース/ドレイン領域に選択的にエピ成長したSiGe層のTEMによる断面写真。このSiGeエピ層は歪みを与えられ、近くのチャネルに圧縮歪みを誘導する。またこの写真には、ソース/ドレインの隆起も見られる。後のシリサイド化で犠牲Siの役割を果たす。（出典：米Freescale Semiconductor社/蘭ASM International社）

　歪みや歪みの均一性を損なわずに厚さ70nm程のsSOIウェーハが製造できる特別なエピタキシャルプロセスが開発された（表）。この新しい厚いsSOI基板使うと、歪みSiは部分空乏型SOIよりも優れた効果をもたらすことができる。
　sSOIウェーハにデバイスを作製するためにCMOSプロセスが採用され、歪みSi層が40nm未満になるように合わせ込みされている。これはチャネル長が約120nmを超えるデバイスはいわゆる「完全空乏」モードで作動することを意味している。長いチャネルのn型MOSのIoff-Ionデータを見るとIonで75%改善している（図2）。これは伝導帯が大幅に分岐されているためである。軽質量の自由電子の数を増やし、谷間の光電子の散乱を減らすことができる。
　チャネル長の関数としてデバイスの全抵抗値を分析した結果を図3に示す。外部からチャネルまでの固定抵抗が大きいために、ゲート長が短くなると性能が明らか落ちていくという結果が得られた。n型MOSデバイスにおけるSOI基板とsSOI基板の傾斜の違いは、歪みによりチャネル抵抗が45%減少し、それが最短のチャネル長40nmでは同等となったが、デバイスの中では歪みは維持されていたことを確認した。
　p型MOSのIonでわずかな悪化が観察されたが、それは歪みに起因した価電子帯の分離が、伝導帯のそれより小さいためである。これと量子制限に起因する分離（それは歪みに起因した分離とは反対の兆候である）によって、二軸歪みとの中間レベルで正味のp型MOSの性能を低下している。8）p型MOS性能の改善には、sSOI基板上で形成する場合を除き、ローカル歪みによる方法が最適のようだ。この問題は難しいため、まずはsSOIよりもSOIでローカル歪みを形成する場合を例に例げて以下に説明していく。
　選択性エピを用いたSOIウェーハでローカルな歪みを形成していくには、エッチングとエピのプロセスで特別な注意が必要になる。その理由は、チャネル部で最大の歪みを得るために残留Siの厚さは可能な限り薄くしなければならない。高温でH2ガスに曝露すると、露出した表面のSiは移動してリセスソース/ドレイン領域の表面形状を変化させることがある。特に絶縁酸化膜の上のSiの厚さが薄いときにはその傾向が強い。このためエピプロセスの温度管理を狭くしなければならない。そしてエピ層の品質低下を避けるためにチャンバやガス純度を厳密に制御しなければならない。
しかしながら、図4に示されたようにエピタキシャルプロセスは十分に制御することが可能だ。このTEM写真は、残留SOIの厚さが10nm以下でSiGeエピ成長を行った時の結果である。9）同じエピプロセスが使われているがソース/ドレインが隆起している様子が分かる。このような隆起により抵抗値を低くするために必要なシリサイド化を容易にすることができる。移動度の向上を実現した後には、コンタクト抵抗を含むシリーズ抵抗こそが駆動電流を増すために重要なパラメータとなる。
＊　＊　＊　＊
参考文献
1.E.A. Fitzgerald, 他, "Totally Relaxed GeSi Layers With Low Threading Dislocation Densities Grown on Silicon Substrates," Appl. Phys. Lett., 1991, Vol. 59, No. 7, p. 811.
2. B. Ghyselen, 他, ICSI Proc., 2003, p. 173.
3. A.V.Y. Thean, 他., "Computer-Aided Design of Sub-100 nm Strained Silicon/SiGe n型MOSFET Through Integrated Process and Device Simulation," SISPAD Proc., 2003, p. 195.
4. A.V.Y. Thean, 他., "Design, Fabrication and Operation of Sub-65 nm Strained Silicon/SiGe MOSFETs," SiGe: Materials, Processing and Devices, D. Harame, 他., Eds., PV 2004-7, ECS Proc. Series, Pennington, N.J., 2004, p. 493.
5. T. Ghani, 他, "A 90 nm High Volume Manufacturing Logic Technology Features Novel 45 nm Gate Length Strained Silicon CMOS Transistors," IEDM Proc., 2003, p. 978.
6. B. Ghyselen,他, "Solid State Electronics," 2004, Vol. 48-8, p. 1253.
7. Press Release, Soitec SA and ASM International NV, December 2003.
8. K. Rim, 他, "Fabrication and Mobility Characteristics of Ultra-Thin Strained Silicon Directly on Insulator (SSDOI) MOSFETs," IEDM Proc., 2003, p. 49.
9. D. Zhang, 他, "Embedded SiGe S/D p型MOS on Thin Body SOI Substrate With Drive Current Enhancement," submitted for publication at the VLSI Technology Conference, June 2005.

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