「Schockleyの発明したデバイスやいくつか特許を見てみれば分かるが、トランジスタが円柱状のもので覆われていた。もともと三次元構造が理想的な構造で、良い特性が得られるのだ」と米Applied Materials社のフロントエンド製品CTO Gregg Higashi氏は説明する。「しかし、製造できるような構造にすることにはできなかった。このため、半導体業界全体はこれまで二次元構造のCMOSに取り組んできた」。
　製造に踏み切る要因に、製造のしやすさ、拡張性やコスト効率がある。米Sematechのフロントエンドプロセスのディレクタ Larry Larson氏は、「半導体メーカー全体を見ると二つのグループに分かれているようだ。一つは、従来の二次元構造のCMOS技術をできるだけ使い続ける半導体メーカー。もう一つは、出来るだけ早く性能を上げるために、従来構造のCMOSから三次元構造のCMOSに移行しようとしている半導体メーカー。しかし、一つ疑問に思うことは、製品戦略の観点から本当にコスト効率が良いかどうかということだ」と語る。
　従来と異なるCMOS技術には、二次元的なバルクCMOSデバイスの限界を克服するため新しい構造も含まれる。例えば、極薄ボディー（UTB: UltraThin Body）のSOI（Silicon on Insulator）トランジスタや、高性能ソース/ドレイン（S/D）のトランジスタ、マルチゲートトランジスタなどがある。マルチゲートトランジスタの中で有望と思われるデザインを図1に示した。トライゲートには三つのゲートがある。その中の二つはfinFETの両側面にあり、残りの一つは最上部にある。
　これらの新構造は、デジタルデバイスの場合にリーク電流の制御を行えるという短チャネル効果の点で有効な方法（飽和電流を上げ、供給電圧を下げる）と言える。また、チップ全体あるはチップ間のデバイスパラメータ（しきい値電圧やリーク電流など）の制御にも有効である。ミクスドシグナルやRFデバイスの場合では、さらにリニア特性や低ノイズ特性、パワー効率、トランジスタの整合性なども維持しなければならない。^1）
　FinFETのようなマルチゲートデバイスは、静電制御性（EI：Electrostatic Integrity）や短チャンネル効果の制御性に優れている。Sematechのシニアフェロー Peter Zeitzoff氏は、「一般的に静電制御性とはゲート上に電圧や電荷を理想的に印加して、トランジスタのチャネルの電荷を制御することを意味する。静電制御性はどれだけそこに近づけられたかを示している。短チャネルデバイスでは、静電制御性を理想的な値に近づけるために非常に多くのことを行わなければならない」と説明する。ダブルゲートトランジスタでは、いわゆるボトムゲートがソース/ドレイン中の電荷からチャンネルを保護している。多くのゲートがチャンネルを囲んでいればさらに保護効果が高まる。

図1　典型的なfinFET（左上）、SOI基板上のトライゲート（右上）、Si基板上トライゲート（左下）。SOI基板上擬似トライゲート（右下）。（出典：米Texas Instruments社）

　従来のCMOS構造に加え、歪みSiのような性能を向上させる技術も使われるだろう。ITRSロードマップを見ると、どのような技術がどういう順番で導入されていくかが分かる
　・歪みSOIチャネル
　・UTBシングルゲートトランジスタ
　・メタルゲートおよびHigh-k絶縁膜
　・UTBダブルゲートトランジスタ
　・メタルS/D接合
　・電子の弾道輸送または準弾道輸送
　これらの選択肢をすべて検討することは、この記事の範囲をはるかに超えてしまうが、ダブルゲートトランジスタが静電制御性や短チャネル効果を改善する一つの手段ということは覚えておく必要がある。そして、高性能デバイス、低消費電力デバイス（LOP）あるいは低待機電力デバイス（LSTP）など何を製造するかによって、新しい構造や材料を採用していく時期が変わってくる。例えば静電制御性に関しては、65nmノードの高性能デバイスには耐えられなくなってきている。しかし65nm以降になると、低消費電力デバイス（LOP）や低待機電力デバイス（LSTP）にとって重要な転機になる（図2）。ダブルゲートトランジスタへ移行すれば、全てのデバイスで静電制御性を22nmノードまで飛躍的に改善させることができる。
　最初のダブルゲートトランジスタは、Siチャンルの下に第2のゲートがあるだけで、二次元的なMOSトランジスタとよく似たものになる。この構造を製造する上で難しい問題点はゲートを埋め込む必要があることだ。さらに、上層のゲートを下層のゲートに重ね合わせる必要がある。「ゲート長の4分の1以内に上層ゲートが重なっていなければ、性能が20%低減してしまう」と米Freescale Semiconductor社のフェロー兼技術スタッフMarius Orlowski氏は言う。

図2　静電制御性に関しては、65nmノードの高性能デバイスには耐えられなくなってきている。ダブルゲートトランジスタへ移行すれば、全てのデバイスで静電制御性を22nmノードまで飛躍的に改善させることができる。（出典：2004 ITRS）

まだまだ進化するトランジスタ

　FinFETは、長細いサメのヒレに似たチャネルを持つことからそう呼ばれている。ダブルゲートトランジスタのデザインの中でも最も実現性が高い。Orlowski氏は、「ゲートがフィンの周りを取り巻いているためセルフアライン構造になっている。従来のSOIウェーハはフィンの部分を除いて従来の方法でゲート領域を作り込んだもので、主な違いと言えば、ゲートが三次元構造になってフィンの周りを取り巻いているだけだ」と説明している。
 　製造のしやすさだけでなく、finFETは拡張性にも優れている。「絶縁膜の厚さやSiの厚さが同じでも、finFETトランジスタは最適な拡張性が得られる。これは、部分空乏型SOI（Partially Depleted SOI）や完全空乏型SOI（Fully Depleted SOI）、バルクSOIの全てについて言える。しきい値以下の電流の振れがほぼ理想的な状態であるため、同じしきい値電圧でリーク電流を抑え、駆動電流を上げることが出来る。これは大きな収穫と言えよう」とOrlowski氏は説明する。「従ってゲート絶縁膜に対する要求を緩めることができるため、少なくともHigh-kゲート導入を一世代遅らせることができる」。
　ダブルゲートトランジスタのもう一つの利点として、メタルゲートの仕事関数を選択することでデバイスのしきい値電圧を設定できるということである。しきい値電圧を決定するために過度のイオン注入を使用しないため、チャネルへのドーズ量を少なくでき、高い移動度や駆動電力が得られるようになるとZeitzoff氏は言う。しきい値電圧設定のためにメタルゲートを用いると他の問題も解決できる。集積度の高いMOSトランジスタでは、チャンネル中のドーズ量が少なくなるため、原子数の統計的なばらつきが大きく、しきい値電圧のばらつきを増加させている。「このためメタルゲートを使ってしきい値電圧を設定すれば、統計的なばらつきが与える影響を取り除くことが出来る」とZeitroff氏は言う。
　二つのゲートを使って駆動電力を上げるだけでなく、別々にゲートを用いることもできる。その一つとして、第2のゲートをしきい値電圧の設定用に使うという方法がある。「この方法では、しきい値電圧はバックゲート（第2のゲート）で決められるため、トランジスタのしきい値電圧を設計の最終段階でも決めることができる」とOrlowski氏は言う。「また、第2のゲートをミキサーとして用いれば、異なる周波数やシグナルを見ることも可能になる。これら二つの周波数の結果を取り出すことができるということは、ミキサーそのものと言えよう。他の新しい技術が現れて、第2のゲートを独立した電極として用いて、回路を単純化するということも考えられる」。

製造プロセス

　製造する上で最も重要なのは、Si結晶を使ったフィンのパターンを形成することである。このフィンを形成するには飛躍的な薄膜化が必要になるため、現在のリソグラフィでは実現できない。最近、韓国のSamsung Electronics社のSung Min Kim氏らは、この問題に対する解決策を見出した。各トランジスタに二つのフィンを使って、バルクSiウェーハ上にダブルfinFETを形成させた。^2） チャネル領域の断面図とA-A’面で切断したSRAMセルのTEM写真を図3に示す。チャネル形状が均一になっているのが分かる。

	図3　ダブルゲートFinFETを二つ使って（対称形のチャネルボディが二つ）、二次元構造のトランジスタより約5倍高い駆動電流が得られた。TEM写真はSRAMセルA-A’断面である。チャネル形状が均一に並んでいるのがわかる。厚さ12nm。（出典：韓国Samsung Electronics社）

　プロセスフローは以下の通りになっている。まず、ArFリソグラフィで活性領域パターンを形成し、SiNハードマスクを使ってトレンチエッチングを行う。次に形成したトレンチにHDP（High Density Plasma）酸化膜を埋め込みCMP（Chemical Mechanical Planarization）で平坦化を行い、ハードマスクで止める。さらに、ダミーゲートを形成しエッチングする。HDP酸化膜は、ダミーゲートの間のスペースに埋め込み、引き続き2回目のSTI（Shallow Trench Isolation）CMPを行ってハードマスクを取り除く。SiNを除去すると結果的に、HDP酸化膜マスクの側壁にSiNスペーサーが形成される。この段階でスペーサーの厚さによりチャネルの厚さが決定される。その後チャネルのエッチングを行ってスペーサーを選択的に除去する。トレンチに埋め込まれたHDP酸化膜は、Siのチャネルエッチングと二つのチャネルフィンと同じレベルになっており活性領域上に露出している。ゲート酸化膜には1.4nmの窒化酸化膜（ONO膜）を成長させ、ゲート電極材料を堆積させる。マスクパターンを形成した後エッチングを行う。^2）この後に続くCoSi₂コンタクト形成には、従来どおりのSRAMプロセスを使用する。80nm SRAMデバイス（144Mb）は、短チャネル効果に対して十分な耐性を備えているため、二次元的なMOSトランジスタと比べると5倍高い駆動電力と理想的なしきい値以下の電流の振れ（60mV/1桁）が得られている。ドレイン起因のバリア低下は、ポケットイオン注入をしなくても15mV/Vであった。しかし、ゲート仕事関数が、適切なしきい値電圧を得るために必要になる。
　SRAMは、ダブルゲートトランジスタを加速させるデバイスの一つになるかもしれない。二つのゲートに寄生する容量はSRAMの性能にそれほど影響を与えずに、駆動電流を上げられるからだ。興味深いことに、DRAMやフラッシュメモリー向けにもダブルゲートトランジスタを検討している半導体メーカーもあるようだ。ダブルゲートトランジスタは、不揮発性のメモリーにも採用できるものなのだろうか？「ある意味で、FinFETは、ロジックだけでなくメモリーの構造を統一できる可能性もある」とOrlowski氏は言う。
　FinFETでは、基板の結晶方向が重要な選択肢になる。「従来の結晶面(100)の場合、側壁の結晶面は（110）面になる。このため、正孔移動度が62〜78%も上げられるため、p型MOSトランジスタの性能が著しく向上する。しかしn型MOSトランジスタの場合、最適な結晶面が（110）でなく（100）であるため、電子移動度が15〜35%も低下してしまう」とOrlowski氏は言う。
　FinFETで使用するゲート材料には、NiSiやMoようなミッドギャップの仕事関数をもつ材料が採用されていく傾向にある。それはPoly-Siを使用すると、しきい値電圧が高くなりすぎてしまうためである。しかし、初期のFinFETにはPoly-Siが使われていた。「もちろん、メタルゲートが45nmに導入されるのであれば、半導体メーカーは新しいデザインに移行する際にメタルゲートを採用していくであろう」とHigasih氏は語る。
　Orlowski氏は、ゲート材料の成膜方法にはALD（Atomic Layer Deposition）が使われる可能性が高いと言う。薄いSiのフィン上やその周りなど複雑な形状にも均一に膜を堆積できるためである。「10〜20nmのメタル材料を堆積させるだけならALDで十分である。適切な仕事関数を得るために適切な金属材料を選ぶだけだ」とOrlowski氏は説明する。

FinFETの製造上の課題

　さらにOrlowski氏は、finFETの重要な特長が製造のしやすさとセルフアライメント構造にあると付け加えて説明した。拡張性も重要な特長である。新しいトランジスタに移行するには非常に多くのことを変更しなければならないため、デザインが1世代から2世代だけ使えたとしてもそれだけでは価値がない。「どのようなトランジスタのデザインに移行するにしてもそこには大きな問題がある。トランジスタ設計者が現在使うことのできる標準ライブラリはすべて従来のものだからだ」とHigashi氏は言う。さらにこれまでのSOIのほとんどは部分空乏型SOIのデザインであり、完全空乏型SOIへの移行は容易ではないと付け加えた。「私が知る限り完全空乏型回路で、複数のしきい値電圧やV_ddが検証されたことは一度もない。したがって消費電力量は取り組むべき重大な問題である」。（Higashi氏）

図4　FinFETのデザインと二次元なMOSトランジスタのデザインを組み合わせることが可能（左）。MOSトランジスタのレイアウトの中にある21-ステージのリング発振器を自動的にfinFETに変換する。（右）（出典：米Freescale Semiconductor社）

　Freescaleとフロリダ州立大学のFossum教授は、三年間共同で研究を行い、ダブルゲートトランジスタのモデルを発表した。このモデルを使えば、回路設計者はfinFET向けの回路を設計し、最適化を行うことができる。「我々はfinFETトランジスタのモデルを手に入れることに成功した。これはちょっとした手柄なんてものではない。それはモデリングには量子効果も考慮に入れなければならないためだ。これがしきい値電圧だけでなく反転層やキャパシタンス、移動度にも影響を与える」とOrlowski氏は言う。「そのため、finFET向けの回路を設計することはとても大変なことである」。Freescaleはこのモデルをライセンス提供していく考えだ。Orlowski氏は、シングルゲートSOIからダブルゲート SOIへの移行をバルクSi基板からSOIへの移行になぞらえて、「この二つのケースは非常に似ている」という。Freescaleは独自にソフトウェアプログラムを開発してきた。このプログラムを使用すると、二次元的なMOSトランジスタのレイアウトを完全空乏型 SOIのfinFETレイアウトに変換できる。（図4）
　Higashi氏も、おそらくfinFETが、最も製造に適したダブルゲートのデバイスであるということに同意見だ。典型的な完全空乏型SOIデバイスでは、Si層が10nm未満であるため、高い品質と均一性が必要になる。「SOIウェーハで標準的なエッチングを行っても、SOI厚さを制御するのは至難の業ではない。もしSOIの厚さがばらついてしまうとデバイスの有効ゲート幅もばらついてしまうためだ。これが駆動電流の変動に直接影響を与えてしまう」とHigashi氏は説明する。finFET構造のアスペクト比によってはソース/ドレイン領域へコンタクトすることも困難になる。「米Intel社のトライゲートデバイスなら、finFET構造よりも平坦であるため、コンタクト開口の問題を軽減できるかもしれない」。
　FinFETでもトライゲートでも製造上重要なのは、フィンの角部に丸みをつけることである。なぜならば、電界が角部に集中して、デバイスの角部が平坦部より先にオンに変わってしまうためだ。Zeitzoff氏によれば、薄いSiのフィンに合わせて、パターンを形成しなければならないため非常に難しい。またその前に、フィン表面にゲート絶縁膜を垂直に堆積させなければならない。「これまでに、従来の二次元構造のCMOS用のサブナノメーターの絶縁膜を開発するために多大な努力を払ってきた。今度は同じ材料を垂直面に堆積させなければならない」とLarson氏は言う。「これを測定する装置や高品質の膜が堆積しているかどうかを確認する方法もない」。フィンがとても薄いため製造する上でもう一つの課題になっているのは、ソース/ドレイン領域を設け、抵抗値を十分に低く保ちながら良好なコンタクトを得ることである。「これは二次元構造のデバイスとは全く異なる」とZeitzoff氏は言う。また、ゲートがフィンの中心部に正確に重なっていないとすると、ソース/ドレインの直列抵抗が不均衡になってしまう。

三次元トランジスタをどう検査するか

　まだ言うには時期尚早かもしれないが、Zeitzoff氏はプロセス装置の需要が大幅に高まるとは考えていない。新しいデバイスに伴う課題を克服するために、既存装置の最適化がもっと必要になると考えている。米KLA-Tencor社のe-Beam Inspectionのマーケティングディレクタ Arthur Sherman氏は、三次元トランジスタは側壁のカバレッジに問題を抱えているという。電気的欠陥および物理的な欠陥がそこに隠れているためだ。これらは全て電子ビーム検査法で明らかになった。「光学的検査では捕捉することの出来ない物理的欠陥を電子ビーム検査では見ることができる」とSherman氏は言う。「また、高アスペクトの欠陥検出はもっと困難な課題である。デバイスはリーク電流や抵抗のようなタイプの欠陥に左右されやすい。したがってテスト構造は、新しい構造の特性を調べるのに重要な役割を果たすようになる」。メタルゲートについて、Sherman氏はエッチングプロセスの負の要素により物理的欠陥が生じると予想している。
　KLA-TencorのFilms and Surface Technology DivisionのマーケティングシニアディレクタMurali Narasimhan氏は、電子ビーム技術において面白い開発の一つは、より小さなスポットサイズにしていき、現在行っているスクライブラインのベタ膜を測定するのではなく、実際のデバイス構造上で直接測定できるようにすることだという。同様に、コロナ酸化膜半導体も小型化されてきているため、トランジスタの情報を直接見られるようになっている。これは酸化膜換算膜厚や特定のゲート電極でのゲートリーク電流、しきい値電圧の増幅といったような電気パラメータ試験と相関がある。「ビームスポットサイズを数ミリではなく数ミクロンまでに小さくすることができれば、トランジスタのテスト構造の測定結果や電気特性との相関について調査することができる」とNarasimhan氏は言う。
　さらに付け加えて同氏は、三次元構造の物理的測定は、プロセス制御や装置管理をするのに重要であるが、電気特性を制御するにはテスト構造が必要になると言う。また、Narasimhan氏は、たとえ最先端の光波散乱計測や電子ビームを使っても三次元構造の形状計測は簡単ではないと認めている。「パターンから光学的ノイズを拾ってしまい、スペクトルの解釈が余計に困難になっているため、三次元構造の形状測定は複雑になっている。ゲート酸化膜やスペーサーの側壁や膜厚の測定ならば光学的な測定技術でも出来るであろう。またAFM（Atomic Force Microscopy）は、リファレンスとして測定器の校正用に使われ続けていくだろう」。しかし、規則的な三次元構造はランダムな三次元構造よりも測定が簡単なはずである。まだやらなければならないことはたくさんある。

待たれる本格的な取り組み

　Larson氏は、R&Dと量産技術に割り当てられるリソースの差違についても言及している。「技術が新しいうちは、たったの数百人程度がそれに従事し、取り組むべき重要な問題が何であるかを見つけ出し必要な仕事をこなしているにすぎない。しかし一旦、製造上で何か問題が起きると利用できるリソースが知らぬ間に多くなる。そして、大きなプロジェクトチームが結成され、完全に所望する結果が得られるまで技術を改善してく。例えば、現在製造されている歪みSi技術では性能を向上する方法が見つかり、学習するスピードが加速している。しかし、メタルゲートやダブルゲートはまだこのような状況にはなっていない。何を製造するにしても自発的に問題に取り組んでいく必要がある」とZeitzoff氏は語っている。ダブルゲートは量産に採用されていくだろうが、それがいつになるかはっきりしたことは言えないとも付け加えた。