半導体の製造工程にCu配線やCMPは円滑に導入されたが、スピン塗布またはCVDによるLow-k絶縁膜の導入はうまくはいかなかった。誘電率や配線容量を下げるため、半導体メーカーはこれまでに使われたことのない材料の助けを借りなければならなくなった。半導体業界は、信頼性や歩留まりの問題から比誘電率（k）が2.8未満のLow-k絶縁膜への移行を3回見送った。
　円滑にLow-k絶縁膜を導入出来なかったため、これまでのデバイスを縮小していく方法に限界があるのではないかという懸念から、二次元構造のデバイスの限界を克服するための解決策が模索され始めた。^1）
　新しい解決策の一つが三次元構造のパッケージである。^2）二次元構造で必要とされていた非常に多くの長い配線がチップを積層することで短い配線に置き換えられるならば、性能を著しく上げることができる。垂直配線を使うとチップ面積を抑えられるだけでなく、チップ間の配線密度を最小限の面積で上げることができる。三次元にチップを積層させると、製品にさまざまな機能（例えば、組み込み型プロセッサ、DSP、SRAM、DRAM、組み込み型無線通信デバイスなど）を付加させることができる。この方法を用いれば、互換性のない技術を組み込むことが可能になり、性能や機能、形状的な要因などの面で大きな利点がある。SiP（System in Package）を「一つのパッケージに半導体や受容素子、配線の組み合わせたもの」と定義すると、三次元的にチップを積層させる方法はSiPに分類できる。これを図1に示す。
　2004年3月に、米International SEMATECHのInterconnect Divisionは、ウェーハを貫通させたビアで三次元配線を検証することを提案した。「次世代技術ノードをLow-k配線構造で行っていくと、研究開発費の回収が難しくなるかもしれない。そのような空気が業界全体に流れたため、半導体メーカーはUltra Low-kの開発意欲を失ってきた」。SEMATECHは、三次元のチップ積層技術を「現在のCMOS技術とカーボンナノチューブのような新しい技術の隙間を埋める」のような技術であると考えている。

三次元積層パッケージへの進化

　初期の三次元積層パッケージへの試みは、ワイヤーボンディングでチップ間を接続しパッケージの積層させる方法や、一つのパッケージにチップを積層せせる方法で行われてきた。積層CSP（Chip Scale Package）は1998年から製造されており、SRAMとSRAM、SRAMとフラッシュ、DRAMとフラッシュといった二つのメモリーを積層させたものが、今日まで大半を占める。薄型で積層したマルチチップパッケージを図2に示す。しかし、新しい方法が米Irvine Sensers社によって考案された。^3）またチップを積層し、ダイの外周部で接続させるという方法も考案された。Irvineでは、全ての信号線を同じ外周部に集め、再配線を行う。その後ウェーハを切断する。再配線層が露出するようにダイを積み上げる。ダイ間を接続するために、積み上げられたダイの横にバス配線が形成させる。このため、信号がダイの方向に行くものとダイの外に出て行くものがある。このプロセスには制約がある。ダイは同じ大きさでなければならない。しかも、同じ種類のダイしか積層させることができないというプロセス上の制約があった。さらに、頻繁にダイの大きさが小さくなっていくため装置もそのたびに変えなければならない。これらの制約事項を解決させるために「Neo-Stack」と呼ばれる新しい技術が開発された。^4）

	図1　二次元構造では配線の多くは長くしなければならなかったが、三次元パッケージにより配線を短くすることが出来る。これにより性能を格段に上げることが出来る。
	図2　初期の三次元積層パッケージは、ワイヤーボンディングでチップ間を接続しパッケージの積層させる方法や、一つのパッケージにチップを積層せせる方法で行われてきた。薄型で積層したマルチチップパッケージを図に示している。 （出典：米Amokor社）
	図3　「chip-in-polymer」と呼ばれるプロセスが、蘭IMEC5)や独Fraunhofer6）、富士通を含め、多くの企業により開発されている。この技術を用いると、図3に示すように薄膜/ポリマーのマトリックスの中にチップが組み込まれて配線される。

　いわゆる「Chip-in-Polymer」と呼ばれるプロセスが、蘭IMEC⁵⁾や独Fraunhofer^6）、富士通を含め、多くの企業により開発されている。この技術を用いると、図3に示すようにポリマーのマトリックスの中にチップが薄厚化され組み込まれて配線される。シングルチップのパッケージや配線など大きな利点があるにも関わらず、これらの方法では縮小することができない。または、垂直配線を使って直接的にダイとウェーハを積み上げることに得られるはずの性能に達することができない。
　三次元化で重要な技術は以下の通りである。
・Siを貫通させたビア：電気的に絶縁された配線。ビアを形成するためにDRIE（Deep Reactive Ion Etching）と、配線ビアの絶縁分離、Cuシード層とめっきが必要。
・ DRIEやCMPを組み合わせて50μm未満にウェーハを薄型化。
・ ウェーハ間あるいはチップ間での正確な位置あわせ。
・ Si融解やポリマー接合、Cu/Cu、Cu/Snの直接的な共晶接合などによるウェーハ間の接続。
　これらの技術の多くは、もともとMEMS技術のために開発されたものであるが、今では三次元積層プロセスために使われている。ウェーハ/ウェーハの積層は、生産量の多いウェーハ層に有効である。ダイ/ウェーハ間の接合は、KGD（Known Good Die）を選択しベースウェーハ上で接合されるもので、生産量の少ないウェーハ層に適している。

ディープビアエッチング

　Siを貫通させるビアプロセス技術は、1996年にMEMS分野から出てきた。それは後に「Boschプロセス」として知られるようになり、特許化された。このプロセスは、マルチステップのエッチングで、SiをエッチングするためにSF6ガス、側壁をポリマーで保護するためにC₄F₈ガスが使われる。選択比が高く、垂直な形状が得られる。

ビアホールの埋め込み

　最初ディープビアホールに、絶縁体が埋め込まれる。続いてTiN/CuあるいはWの金属が埋め込まれる。通常、SiO2絶縁体は300℃でCVD-TEOSにより堆積される。次にTiNやTaNなどのバリア層が成膜され、それからCuシード層が堆積される。TiNにはTi（N（CH₃）（C₂H₅））₄、Cuには（hfac）Cu（DMB）などの有機金属材料を使ってMOCVD（Metal Organic Chemical Vapor Deposition）で形成する。^8）

薄型化

　薄型化の前に、一旦ステージに裏返してウェーハを置き、ウェーハ裏面が研磨される。その後、ウェーハはいろいろな方法でステージから排出される。
　薄型化プロセスがデバイスの電気特性に与える影響について研究したグループがある。その結論によれば、通常の低い応力ではデバイスの基本的な電気特性に何も影響を与えないという。^9）10）
　三次元積層プロセスで大きな制約があるのはアライメントである。ベストケースでも±1〜2μmであるため、現在グローバル配線を行うにはぎりぎりの性能である。

表1　三次元パッケージ

ウェーハ接合

　ウェーハ接合を行う方法にはいくつかある。
　Si融接：Si融接は、原子配列的に平坦な酸化Siを熱と圧力を使って接合する方法である。直接ウェーハ融接を行うには、微視的に表面が滑らかであることと平坦である必要がある（RMS表面粗さで1.0nm未満）。またクリーンな表面や化学組成も重要である。アニール温度を約1000℃から200〜300℃に下げるためにプラズマ表面処理が行われる。
　ポリマー接着：BCBのようなポリマーを使って接着するポリマー接着は、接着効率に影響するような中間層のパーティクルに左右されず、融接のときのような厳密な平坦度を必要としない。^12）
　メタル/メタル結合と共晶接合：直接Cuを接合させるには、CuとCuを400℃程度で接触させなければならない。平坦度や表面粗さについての要求内容はSi融接の場合と似ている。接合中に空気が混入するためボイドがよく発生する。そのため、多くの専門家は低温度（250℃）で共晶を形成するSnやAuを使用する。
　共晶結合はCuSnのように共晶合金の形をとる中間接合物質を利用する。共晶融点よりもわずかに高い温度で固―液相の状態になり、冷却していくと溶接密閉状態になる。

	図4　 FraunhoferのプロセスではKGDがハンドルウェーハの上に再び取り付けられ搬送される。これはウェーハ裏面に圧力をかけたまま即座に行われる。このため全てのチップが同時にリフローできる。一旦共晶接合が形成されると、上端のチップに追加のプロセスを行う必要がない。そのため、非平面上の露出問題を考慮しなくても良い。
	図5　ASETは、これまで使っていたウェーハで周辺I/Oパッドの周りにあるオープンスペースに全て貫通させるビアの形成技術を開発した。典型的なビア構造を断面写真に示す。（出典：ASET）
	図6　独Infineon Technology社は、ウェーハ積層プロセスを2005年から量産に移行する。（出典：独Infineon Technology社）

最近の研究

　大学や研究所、ベンチャー企業の中には三次元パッケージプロセスのフローについて議論されているところもある。大手の半導体メーカーも三次元パッケージプロセスの開発を行っているらしいが、量産化に向けた詳細な計画についてほとんど知られていない。これら大手半導体メーカーのプロセスの比較を表にまとめた。それぞれについて、詳細の事柄を述べる。
　米レンセリア工科大学（RPI）のプロセスでは、BCB（米Dow Chemical社のCyclotene）がウェーハ間接合に使われている。最初の2枚のウェーハは互いに表向きに接合する。そして最後に積まれたウェーハが研磨される。研磨はハンドルウェーハ上では行われない。デバイスは液体/液体の耐熱試験を-50℃〜125℃の範囲で行われ、オートクレーブ試験は120℃で4時間行われる。
　図4に示したFraunhoferのプロセスでは、Cuの上部配線やパッドはTEOS層の中に形成される。ビアがエッチングされ、ウェーハがハンドルウェーハに取り付けられる。ビアを露出するためのラッピングとCMPを行った後、ウェーハ裏面が絶縁され、回路とパッドが形成される。ウェーハがハンドルから取り外されダイが切り出される。それからKGDがハンドルウェーハの上に再び取り付けられ搬送される。これはウェーハ裏面に圧力をかけたまま一度に行われる。このため全てのチップが同時にリフローできる。一旦共晶接合が形成されると、上端のチップに追加のプロセスを行う必要がない。そのため、非平面上の露出問題を考慮しなくても良い。
　起先端電子技術開発機構（ASET）は日本の経済産業省の支援プログラムのもと1999年に発足した。現在18企業の研究者が参加している。これまで使っていたウェーハで、周辺I/Oパッドの周りにあるオープンスペースに全て貫通させるビアの形成技術を開発した。^15）
　Siを10μmエッチングしてビアを開口し、酸化膜で絶縁する。TiNのバリア層とCuシード層をCVDで堆積させ、Cuめっきでビアを埋め込む。ビアの断面写真を図7に示す。量産化に向けた最後の確認試験として、このプロセスを商業的に利用可能なCCDウェーハに適用することができた。
　東北大学は三菱重工や富士ゼロックスと提携し、ロボット向けの高速画像処理を目的とした三次元チップ技術を開発した。^16）二次元の画像信号の同期をとって垂直方向へと移動し、三次元積層の各層で並列処理が行われる。
　このプロセスでは、2×2×30μmのビアがエッチングされ、絶縁のため表面酸化させた後、n+ Poly-SiまたはWで埋め込みを行って配線を形成する。そしてこのウェーハは、キャリアウェーハに接着され、研削とCMPで30μm程度まで薄くされる。薄くされたウェーハは5μmのIn/Au蒸着のマイクロバンプでSiのウェーハに結合される。
　米Lincoln研究所^17）や米マサチューセッツ工科大学（MIT）、米IBM社は、SOI（Slicon-on-Insulator）ウェーハ向けに同様なプロセスを開発している。MITは主にウェーハ接合とデバイス移載プロセスに関して研究を行った。ウェーハ接合に関しては、Cuの直接接合により達成することができた。^18）またIBMのプロセスでは、デバイスがSOI上に作られたウェーハがガラスの「ハンドルウェーハ」に接合される。それからウェーハの裏面を研削して、埋め込み酸化膜までエッチングする。ハンドル上の薄くされたウェーハを基板ウェーハに移載するために融解接合が300℃未満で行われる。その後ハンドルウェーハは接着剤として使用されたポリマーがレーザーで除去され引き剥がされる。積層プロセスの後に中間層にあるビアはデュアルダマシンプロセスで開口される。^19）
　東芝は標準的な三次元プロセスを使って、フラッシュメモリーの積層プロセスについて発表している。それによると、ビア形成や薄型化、裏面プロセスの後でもチップは正常に動作したという^20）。
　独Infineon Technologies社はFraunhoferと共同開発を行い、二つのチップを向き合わせた構造を用いた構造を開発し、2005年から生産を開始すると発表した。両社は図6に示したようなチップ/ウェーハの積層構造を採用している。
　半導体パッケージングの米Unitive社やMEMSの米Cronos社をスピンアウトした米国の研究所MCNC-RDIは、政府機関や数社の企業と共同して、三次元構造インテグレーションに関する研究を行っている。
　DARPA VISA（Vertically Interconnected Sensor Array）のプログラムで^21）、米DRS Infrared Technology社と協業し、高解像赤外フォーカルアレイを作製できる低温プロセスを開発した。VISAデバイスの構造は、信号線を簡単に増やすことが可能で、次世代赤外線センサシステムに必要な性能を得ることができる。256×256列の三次元配線が組み込まれている二層のSi積層構造の断面SEM写真を図7に示す。現在のところ4μm幅を持つビアは、独自の保護ポリマーで絶縁され低温プロセスによりCuが埋め込まれている。薄型化を行った後に、ダイは低温ポリマー接着プロセスでくっつけられる。

	図7　MCNC-RDIの三次元パッケージの断面SEM写真。独自の保護ポリマーで絶縁し、低温プロセスによりCuを埋め込む。

量産が始まる

　米Ziptronix社は、非常に平坦化された酸化膜のSi融接を室温で行うことのできる独特のZiROCプロセスを使っている。2005年上半期中には最初の三次元構造の製品を出荷すると発表している。同社は異なる基板でデジタルとアナログを組み合わせたミクスドシグナル市場を狙う。
　米Tezzaron社は、同社の「FaStack」メモリーには米IME社と共同開発した積層技術とウェーハ接合技術を採用していると発表した。同社は2005年第1四半期中に1-4Gb DDR2 DRAM製造の立ち上げ準備を行い、2005年内には製品出荷を開始できると説明している。^22）
　今現在、三次元パッケージ技術はどこまで進んでいるのであろうか。三次元パッケージ技術には依然と以下のような課題が残っている。
・三次元設計のできるCADツール。まだ一般的に普及していないため、それを十分に設計エンジニアが理解できていない。
・積層構造から発生した熱を逃がす方法
・ウェーハ間接合における低い歩留まり。ウェーハ間のアライメントを正確に行わなければならない。現在のところ、アライメント精度は±1μmにも達していない。
・デバイスに残留している熱機械的な応力の発生

　三次元パッケージ技術の課題を克服するためには以下のようなことが必要になると考えられる。
・チップ設計エンジニアに受け入れられているようなCADツール普及。
・量産レベルでの製品の検証。この点ついて、2005年中にInfineonやTezzaronが量産レベルで製品の検証を行えるであろう。
・熱機械的な応力に対する解決策。
・実際の製品レベルでの歩留まりやコストの決定。
・性能が上がったという確かな証拠