対象としたのは、45nmノードの低消費電力デバイスで、目標とするリーク電流を3つと駆動電流を設定した（1000pA/ｍ、100pA/μm、10pA/μm、表参照）。
　この研究では、米Synopsys社の2次元デバイス・シミュレータ「MEDICI 2-D」によりNAND型フラッシュメモリーのセルの伝播遅延および出力遷移時間を測った。出力遷移時間の幅と容量への負荷から、遅延時間と出力遷移時間のマトリックスを算出した。ダイナミックスイッチングのエネルギーの抽出も同じ方法で行われた。マトリックスは24のNAND型セルで構成された論理パスで、標準タイミングと出力の解析に使用された。
　Rent's Rule（実際のシステムを検証し、回路内信号のI/O数とチップやゲートとの間にある関係を数式化したもの）のRegion IIモデルを考慮に入れたDavis法を使って、配線はルーティング層に接続させた。ルーチングチャネルの使用効率は50％。モデルは、配線層に比誘電率（k）2.4のLow-k層間絶縁膜、バリア膜（k=4.0）、厚さ10nmのPVDによるCuバリア膜を想定し、メタル第1層は65nmライン&スペース、第2層は80nmラインと75nmスペースのパターンとなっている。アーキテクチャからはユニットごとの容量が抽出され、NAND型チェーン構造が配線され、容量負荷が抽出されている。

　この検証によると、完全空乏型SOIとダブルゲートFETだけが、性能を向上しながら要求されたリーク電流を保った。この評価は、新しい構造のデバイスでは配線抵抗としきい値以下の電流の挙動が性能に大きな影響を与えることを示している。
　ダイナミックスイッチングのエネルギーの比較では、High-kとダブルゲートデバイスが低ダイナミックパワーで設計可能なことが分かる。この選択した設計では駆動電流をすべてのデバイスで一定に保つためにVddが変えられるようになっているため、配線とセルのダイナミックスイッチングエネルギーは、異なったVdd値で計算され、ダブルゲートとHigh-kが最高の成績を残す結果となった。