特に携帯電話では、ベースバンドプロセッサと小容量メモリーを搭載したものから、アプリケーションプロセッサと大規模なメモリーを搭載したハイエンド機種へと進歩したことに対応するため、三次元パッケージング技術の開発が進められてきている。
　三次元パッケージングを実現する技術には、パッケージ内でのチップの積層（S-CSP：Stacked-die CSP）、パッケージ内の別パッケージの積層（Package-in-Package）、そして パッケージ上に別のパッケージの積層（Package-on-Package）といった方法があり（図1）、それぞれ次のような特徴を持つ（表1）。

・S-CSPは、パッケージ厚（z方向）が増加してもxy方向の寸法をほとんど変更せずに済むので、多くの携帯電話に広く採用されている。S-CSPの不利な点は、積層したチップのうち1つでも不良の場合、一緒に積層された良品チップも使用できなくなることである。
・Package-on-Packageでは、さまざまな構造（図2）が研究されている。^2）3）いずれも異なった半導体メーカーから供給される複数のチップをパッケージを介して積層することができる。また、積層する前に、バーンインテストを行うことも可能である。^2）3）4）
・Package-in-Packageでは、テスト済みのパッケージを裏返し別のベースパッケージに搭載し、ワイヤボンディングで内部接続を行う。^4）このアセンブリ工程は、S-CSPのプロセスと似ており、Package-in-Packageでは基板実装時に追加で表面実装プロセスが必要となる。^5）

　これらの中からどの方法を採用すべきかは、方法により大きく異なってくる。それは、Package-in-PackageやS-CSPでは半導体メーカー（IDM）が製品を組み立てるため、セットメーカー（OEM）は特別に開発を行わない限り、個別にメモリーとロジックICを選択できるわけではない。Package-on-Packageの場合、パッケージのフットプリントが合えば、OEMはロジックパッケージとメモリーパッケージを別々のIDMから自由に選択できることになる。OEMは、ボード実装においてPick and Placeハンドラなどのパッケージ積層専用の装置を導入する必要があるが、それでもシステム構成を柔軟に設定できる点にメリットを感じているOEMは多い。最終製品の発表直前に、市場状況に合わせてメモリー容量を決めることも可能である。

鍵となる実装技術

	図1　三次元パッケージの形態 三次元パッケージは3つの方法で行われる。
	表1　S-CSPとPackage-on-Packageの特徴
	. S-CSP Package-on-Package 特徴 ･ IDMによるシステム決定 ･ 最先端のウェーハ薄化技術によりパッケージの薄型化が可能 ･ 既存の実装ラインを使用可能 ･ パッケージ基板の使用面積が小さく、パッケージコストの抑制可 ･ OEMによるシステム決定 ･ メモリーの柔軟な選択（メモリー容量、メモリー供給メーカーの変更） ･ 積層する前に個々のパッケージをテスト可能 問題点 ･ 製品の歩留まりを高めるためにKGD（Known Good Die）が必要 ･ 製品の複数社購買不可 ･ チップを変更するためには新規開発が必要 ･ パッケージ高さ ･ パッケージを積層する実装設備、技術が未確立
	図2　Package-on-Packageの組合せ CSPはさまざまな積層パッケージの方法が研究されてきている。
	表2　最新ウェーハ薄膜化工程によるデータ
	. 反り(μm) 粗さ (μm) 最小 2 0.013 最大 7 0.027 平均 4.65 0.018 標準偏差 1.83 0.0057

　三次元パッケージング技術の成功は、ウェーハとパッケージ実装の2つのレベルでの技術革新によってもたらされた。たとえばPackage-on-Packageの場合、下側に配置されるパッケージには非常に薄いモールド封止を使用するため、チップ厚の管理が重要となってくる。ウェーハを100μm以下に薄く研削すること自体は難しい技術ではない。しかし、チップの機能と信頼性を保つためには、工程の最適化が要求される。ウェーハを機械的に研削するだけでは、研削圧力がSiの結晶に歪みを与え、信頼性の低下（チップクラックの発生）やアセンブリ工程上の問題（ウェーハの反りによる搬送時の不良）を生じやすい。こういった問題を防ぐには、研削後にSi結晶の歪み層を除去することが必要で、CMP（Chemical Mechanical Planarization）、ウェットエッチング、プラズマエッチングなどの方法が提案されてきた。表2に、最新のウェーハ薄膜化工程によるチップの反りと表面粗さのレベルを示す。
ワイヤボンディング技術は、Package-on-Packageのモールド封止厚やS-CSPのチップ積層高を決めるのに重要な役割を果たす。これらのパッケージにおいて、チップ表面とモールド表面との空間は非常に狭い。この空間が 0.3 mm より大きければ、従来のボールボンディングが可能で、高い生産性のボンディングが可能となる。しかし、三次元パッケージではパッケージ厚を薄くすることが要求されるため、この空間は0.3 mm以下となり、この場合には別のボンディング方法が必要となる。

・従来のボールボンディング技術は、ワイヤループの高さを低くするために改善が続けられている。
・SSB（Standoff Stitch Bonding）では、まずボールボンドをボンドフィンガーに行う。これに引き続き、あらかじめAuのスタッドバンプを形成済みのチップ上ボンドパッドにスティッチボンドを行う。この方法によりワイヤに損傷を与えることなくループ高を100μm未満に抑えることができる。一方、ボンディング工程が長くなるので、従来のボールボンディングに比べて生産性は下がる。
・Auのウェッジボンディングでは、ループの高さは75μm未満となるが、通常のボールボンディングに比べてボンドパッドピッチを広く取る必要がある。

　一般論として、パッケージ基板におけるボンドフィンガーの設計とワイヤボンディング手法の選択に当たっては、仕様を最終決定する前に慎重な検討が必要である。

チップ積層技術

　複数のチップを1つのパッケージ内に実装する場合は、多くのパラメータを考慮しなければならないため、 1つのチップの実装よりも進んだ技術を取り入れる必要がある。パッケージのコストとパフォーマンス、特に製造歩留まり、機械的な強度、熱・電気特性は、全般的なパッケージデザインによって決まってしまうので、開発の早い段階で特別に注意を払う必要がある。
　積層されるチップの向きがパッケージデザインに与える影響を、1つの例として挙げてみる（図3）。左図のようにチップを配置した場合にはサイズの大きいパッケージが必要となるが、配線をするために十分なエリアがあるので配線密度を上げる必要がなく、低コストパッケージ基板となることもある。チップがオーバーハングしていると、ワイヤボンディングとモールド樹脂封止が難しくなるが、2つのチップ間にスペーサを入れる必要がなくなる場合もある。それは、下に配置されるチップのボンディングパッドが上のチップ端から十分に離れていれば、スペーサを使わずにボンディングが可能だからだ。このような検討は、基板のデザインを決定する前に行う必要がある。

	図3　S-CSPでのチップの積層方向 上のチップの方向はパッケージデザインに影響する

　チップ積層が複雑さを増すにつれて、積層方向やワイヤボンディング技術の適切な方法を選択したり、パッケージ基板の仕様を決めたりする作業が、ますます難しくなってくる。

薄型モールド技術

　パッケージを積層するためには、下パッケージのモールド厚が、上のパッケージのはんだボールのスタンドオフ高さより低くなければならない。ボールピッチが0.5〜0.8mmのCSPでは、ボールのスタンドオフ高さは通常0.2〜0.4 mmとなるため、薄型モールド技術が要求される。
　図4には、パッケージ積層することを想定し、はんだ量からリフロー前後におけるはんだボールのスタンドオフ高さを推定した結果を示している。ここでは、はんだペーストではなくフラックスをパッケージ積層に使用するものと仮定した。これは、下パッケージのランド部にペーストをスクリーン印刷することが難しいためである。十分なスタンドオフ高さをとるために、CSPボールピッチの65％をはんだボールの現実的な大きさとした（はんだボール径は0.65mmピッチCSPでは0.42mm、0.5mmピッチCSPでは0.33mm）。はんだボールが大きすぎると、アセンブリ工程、またはボード実装工程ではんだブリッジが発生する恐れがある。はんだマスクの開口部の大きさがCSPのボールピッチの半分の状態では、パッケージを積層した後のスタンドオフ高さは、0.65mmピッチの場合0.28mm、0.5 mmピッチの場合0.22mmとなる。このスタンドオフ高さからモールドのキャビティ厚が求められる。スタンドオフ高さは、はんだマスク開口部の大きさとボール径の関数となる。
　従来のモールディング方法ではパッケージの横に樹脂注入用のゲートがあるため、これをPackage-on-Packageの下パッケージに適用した場合、ゲート近辺には、パッケージ積層のためのランドを配置することができなかった。そこで、モールド厚を薄くしランド数を最大限取れるようにするために、モールドゲートをパッケージ上部にもってくる技術がPackage-on-Packageの下パッケージ用に開発された。モールドゲートがパッケージの中央部に位置するため、注入した樹脂によりワイヤが流れてショートする恐れがない。

パッケージ積層用 CSP

	図4　リフロー前後のはんだボールのスタンドオフ高さ リフロー前後のはんだボールのスタンドオフ高さははんだの量から分かる
	図5　パッケージ積層可能なCSPの断面と上面 2つの新しい積層用CSP：1つは既存のプラスチックBGAに似ており、もう1つは基板中央にキャビティを持つ

　当社では、このようなアセンブリ技術に関する新しいコンセプトを採用して、パッケージ積層が可能なCSPを開発した（図5）。1つは、プラスチックBGAに似たキャビティのないタイプで、もうひとつは基板の中央にキャビティがあるタイプである。^6）7）どちらのパッケージにも、上面のモールド部分周辺にランドがあるので、別のパッケージを積層できる。

・キャビティのないタイプは、チップ厚が100μmで、低ループワイヤボンディングを用いている。上部ゲートからのモールドにより、モールド周囲全体にランドを配置でき、上下パッケージ間を接続するためのはんだボール数を最大化できる。0.30mmのはんだボール、0.27mm厚のモールド、4層のパッケージ基板を使用した場合、ボード実装後のパッケージ高さは0.8mmとなる。はんだボール径が0.42mmの0.65mmピッチCSPをこの上に積層することができる。
・キャビティタイプではチップをキャビティ内に取り付けるので、より薄いモールドが可能で、0.20mm厚のモールド、0.20mm厚の2層基板を想定すると、その全高は0.65mmとなる。このパッケージでは、はんだボール径が0.33mm、ピッチが0.5mmのCSPを積層できる。

　キャビティのないパッケージはキャビティパッケージと比較してパッケージがより厚くなってしまうが、基板の配線引き回しの自由度が高いため、異なる半導体メーカーが製造したメモリーICとロジックICとを積層する時には大きなメリットとなる。なぜなら、通常半導体メーカーが違うとボンディングパッドの配列も、整合が取れていないからだ。
　これらのパッケージを開発するにあたり、パッケージの反りを最小限に抑えるため、多くの種類のモールド樹脂を評価した。樹脂と他のパッケージ材料とで、熱膨張率（CTE：Coefficient of Thermal Expansion）のバランスがうまくとれていないと、柔軟で薄い基板を用いているため、反りが大きくなってしまう。図6は、モールド樹脂のCTEとパッケージの反りとの関係を、パッケージサイズで正規化して示したものである。このデータから、樹脂のCTEが反りに大きく影響することがわかる。
パッケージの構造によって反りの方向は異なり、キャビティパッケージの場合は凹型に、キャビティのないパッケージでは凸型になる。

	図6　パッケージタイプと反りの関係 モールド樹脂のCTEとパッケージの反りの関係。パッケージのサイズで正規化した。この図では反りと樹脂のCTEは大きく関係していることが分かる

・パッケージ本体を上下2つの部分から構成されていると考えたとき、キャビティのあるパッケージでは、チップはパッケージ基板と同じく構造全体の下部に位置するので、その部分の実効的なCTEは上部にあたるモールド樹脂のCTEに比べて小さくなる（チップのCTEが他材料に比較し非常に小さいため）。したがって、キャビティのあるパッケージは、無応力点（175℃のモールド温度）から室温にまで冷却すると、モールド樹脂である上部がより収縮し凹型に反る。また、CTEが低い樹脂を使用すると、CTEの不一致が小さくなり、反りを小さくできる。
・キャビティのないパッケージでは、パッケージ基板のみ下部に存在し、チップと樹脂は上部に位置する。その結果、上部は下部よりCTEが小さくなり、室温まで冷却すると基板である下部がより収縮し、凸型に反る。このようなパッケージでは、CTEが高いモールド樹脂を使用すると、全体の反りを軽減できる。

　各々のパッケージには、それぞれ異なるモールド樹脂を選択することが必要となる。どちらのタイプのパッケージも、リフロー時など高温の状態では、室温の反りとは逆方向となる。

パッケージ積層用CSPの信頼性

　この新しいパッケージ積層用CSPについて、7.62mmの正方形のテストチップを用いて、耐リフロー性テスト（MRT：Moisture　Resistance Testing）とパッケージ信頼性テスト（表3）を行った。MRTでは、パッケージ積層のために1回多いリフローを想定し、260℃で4回リフローを試験した。「ポップコーン現象」と呼ばれる、パッケージ内に吸収された水分が高温状態で水蒸気になったとき発生するパッケージクラックが懸念されたが、キャビティのあるパッケージは、吸湿性のチップ接着剤が使われていないため、MRT JEDECレベル1の条件下でもクラックは見られなかった。また、キャビティなしのパッケージに関しても、JEDECレベル3が確認された。パッケージ積層状態での信頼性も研究されている。^{8）9）10）}

謝辞

　筆者一同は、三次元パッケージの開発と展開にご協力いただいた、韓国のAmkor Technology Korea社のR&D部門および工場のパッケージエンジニアリング・チームに謝意を表す。