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2005年7月号
Cu配線の「サイズ効果」
その隠された秘密をあばく
　Cu配線で配線抵抗が下げられない。また、微細化が進むとともに「サイズ効果」による抵抗率は増大していく。将来のチップ設計には、デバイス設計ルールにサイズ効果と増大する抵抗率への対応を盛り込むことが必要不可欠になる。

Werner Steinhoegl,

Guenther Schindler

Manfred Engelhardt
独Infineon Technologies社
リサーチセンター

www.infineon.com
　日常よく見聞きしているような身近な材料でさえも驚くようなことが起きる。例えば、Cuは室温で抵抗率1.7μΩ･cm のAgに次いで小さな抵抗率（1.75μΩ･m）をもち、金属の中で最良の導電体の1つとして知られている。しかし、非常に微細なパターンが形成されて集積化されるとCuの電気特性が変わる。Cu配線の横幅が100 nm以下まで小さくなると抵抗率がかなり大きくなる。線幅50nmの細い配線の抵抗率は、バルクCuの抵抗率のより2倍ほど高くなってしまう。
　これはLSI回路の性能を非常に悪化させるため、半導体技術者は無視できない問題になっている。まず第1に、細い内部配線で大きな電圧降下が起こる。第2に、パラメータ以外にローカル配線の寄生容量や抵抗によって信号遅延が大きくなり回路性能が悪くなる。第3に、ジュール熱により内部配線での発熱がさらに大きくなる。サイズ効果によって、金属配線の信頼性条件から決定される最大電流密度の許容値が明らかに小さくなる。つまり、LSIチップのデザインを行うために技術的なパラメータをよく検証する必要がある。
　ここ数年、多くの調査がこの分野で行われてきた。また、International Technology Roadmap for Semiconductors（ITRS）1）の2004年版でも、電気的なサイズ効果がローカルや中間、グロ―バルのそれぞれの配線で満たすべき条件に盛り込まれることになった。技術的なリスクを最小にするために、サイズ効果の評価を行い物理的な原因を理解することが不可欠になってきている。
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　ここではダマシン技術で製造されたCu配線に的を絞って議論することにする。線幅40〜1000nmで厚み50〜230nmである配線の電気特性を示した。さらにまた、物理的なモデルを用いて得られた実験データの分析を行った。
　導電体中の電気抵抗の発生メカニズムについて考えてみる。金属の結晶欠陥でキャリア散乱により抵抗が生じる。これは化学的不純物のような静的な欠陥や格子の熱振動のような動的な欠陥によりキャリア散乱が発生する。
　キャリアの平均自由行程は、2つの散乱現象間でのキャリアの走行距離である。Cuの場合この距離は室温で約40nmである。極微細なパターンでは、キャリアは配線の側面でも散乱される（図1）。実際にこの種の散乱は存在し、配線幅が平均自由行程以内にあるキャリアに影響を及ぼす。大きな配線では側面の影響を受ける電子の割合が無視できるくらいに小さいため、巨視的にはサイズ効果が観察されない。
図1　サイズ効果に成分には側面散乱（緑の矢印）と粒界散乱（赤の矢印）の2つがある
　しかし、側面での散乱だけですべて説明できるわけではない。一見均質に見えるCuの構造は小さな独立した粒子でできていることが分かっている。一般的にCu粒子の大きさの限界は、配線幅とほぼ同じぐらいと考えられる。隣接する粒子どうしの境界はキャリアが伝導する上で散乱の原因となる。粒界散乱がサイズ効果の第2の要因になっている（図1）。再度述べると、サイズ効果は横方向の粒子サイズがキャリア平均自由行程と同程度もしくは小さくなると顕著になる。簡単に言うと、配線幅と粒子サイズが小さくなると配線の電気抵抗は大きくなると言える。電子散乱の性質を数学的に表現するとどのようになるだろうか？側面散乱についてFuchs-Sondheimerのモデルが良く使われる。2）特に以下の近似式で表される。
　ここで、ρ0はバルク材料の抵抗率、ρは対象物質の反射率、ωは配線幅、λは平均自由行程である。pは側面で弾性的に散乱される割合で、値は0と1の間の値をとる。「p=1」の場合、すべての電子が弾性散乱するため側面散乱があっても抵抗率が大きくならない。
　厳密にいうと式（1）は矩形もしくは円形の断面を持つ（平均自由行程より配線幅が十分長い）配線に対して成り立つ。幅の狭い配線や他の形状の配線に対しては、これより複雑な式を使わなければならない。
　全体像を明らかにするためには、粒界散乱を記述する項を考えなければならない。3）Matthiessenの規則によれば、側面散乱と粒界散乱の項を単純に足し合わせることができ、測定される抵抗率は各項を足した簡単なモデル式で表される。4）5）
ここで
　括弧内の和の第1項は粒界散乱を表わしている。ここで、dは粒子間の平均距離、Rは粒界の反射係数で、0から1の値をとる。「R=0」は粒界散乱がないことを意味している。
　第2項は側面散乱の効果を式（1）より正確に記述している。配線幅ωだけでなくアスペクト比（AR）の効果もパラメータに入っているため、より詳細な配線構造が記述できる。
　式（2）の第1項は粒子サイズdで決まり、第2項は配線幅ωで決まる。一方、微細な配線幅を持つCuダマシン配線では粒子サイズが配線幅と同程度である。6）7）このため、2つの項は各プロセス世代の最小加工寸法によって決定される。式（2）の2つの項は、配線幅 ωの異なる依存性を持っているため分離することが可能になる。
図2　Cuダマシン配線（厚さ150nm）の抵抗率の配線幅依存性。矩形=実験データ、実線=サイズ効果モデルのフィッティング曲線。パラメータはρ=0.25、R=0.13、バルク抵抗率ρ0=2.0 μΩ/cm（濃黄色領域）。粒子サイズは400nmまで配線幅と等しいと仮定
　ナノスケールの配線の電気的特性はどうなるのだろうか？図2はCu配線の電気抵抗率の配線幅依存性を示している。構造は標準的なダマシンプロセスを使用している。図2に示したフィッティング曲線は式（2）の簡単なモデル式から得られたもので、実験データとよく一致している。図はさらに、側面散乱と粒界散乱による電気抵抗率へのそれぞれの寄与を示している。
　この解析からCuダマシン配線のサイズ効果に何が支配的であるかがすぐに分かるだろう。細い配線では、粒界散乱だけでなく側面散乱がほぼ同じくらい抵抗率を大きくさせている。より広い幅の配線では状況が少し変わってくる。側面散乱のみが観測される。この実験に用いた配線厚みは150nmしかないため、広い配線といっても上下面での側面散乱の寄与があるからだ。
　この簡単なモデル式をいくつかの配線へ適用した例を図3に示す。ここでは配線厚みを50nmから190nmに変化させた抵抗率データを示している。ほぼ同一のρ、R、ρ0の値に対してフィッティング曲線が得られ、これが測定値と良く一致していることが分かる。
図3　さまざまな配線厚みを持つCuダマシン配線抵抗の実験データとモデル式の比較結果
　試料を冷却すれば抵抗率が小さくできるのだろうか？非常に低い温度まで冷却すれば、大部分のバルク金属の抵抗率はほとんど0になる。これまでに述べたように、金属の抵抗率は2つの要因からなる。1つはキャリアの格子振動での散乱で、これは温度依存性がある。そしてもう1つは不純物のような欠陥でのキャリア散乱で、細い配線では側面や粒界での散乱が含まれる。後者は少なくとも一次近似では温度に関係がない。
　したがって、同一の材料でできているすべての配線で、サイズとは無関係に温度変化により抵抗率が常に同じ量だけ変化する。格子振動での電子散乱の変化で決まるような、不純物のない試料ではこの効果が主な成分となり、冷却すると抵抗率をほとんど0にすることができる。細い配線では温度に無関係な成分が支配的になり、冷却による抵抗率の減少が相対的により小さくなる。さまざまな幅の配線を6Kまで冷却した実験結果からこのことが確認された。（図4）
図4　6Kから423Kまでの異なる温度での細いCu配線の抵抗率。抵抗率のサイズ効果は温度によって変化しない。
　これらの観察から何がわかるだろうか？第1に、抵抗率の増加は基本的な物理現象であり、現在までのところ解決の方法はない。Cu配線の縮小が100nm以下になると抵抗率が増加するのはキャリアの散乱が新たに付け加わるためである。デバイスの縮小を進めていく限り、細い配線を使わないわけにはいかない。サイズ効果を抑制できるとしたら、その鍵は側面の反射率ρと粒界の反射係数Rなどの散乱パラメータで表される界面特性にある。具体的に、1つはCuと絶縁材料との間の配線側面であり、もう1つは隣接する2つの粒子の境界の特性である。
　将来さらに微細化が進めば、ここで得られた実験データとモデル式から予想されるようにサイズ効果がより大きくなると考えられる。これは前述したモデル式を使えば明らかだ。そのため、にデザインルールを配線の微細化に応じて適合させることが重要であるとともに、将来のチップ設計にはデバイス設計ルールにサイズ効果と増大する抵抗率への対応を盛り込むことが必要不可欠になる。

謝辞

　有益な議論・援助をいただいた、G.Steinlesberger氏、M.Traving氏およびW.Hoenlein氏に感謝する。
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Werner Steinhoeglは、独Infineon Technologies社の中央研究所の専門スタッフである。1998年に入社以来、サブ100nm領域での金属導体の電気および熱的な特性のモデリングに関する研究に従事、またlow-k誘電体の電気特性のシミュレーション技術開発にも携わっている。さらに、CVDやPECVD、PVD、電気メッキ、RTPを含む半導体製造装置と製造工程のシミュレーションとモデリングの開発にも積極的に取り組んでいる。FIBを使ったナノスケール配線の分析の専門家である。独ミュンヘンにある独ルートヴィヒ-マキシミリアン大学で物理学を修了し、ゲッチンゲンのマックス‐プランク研究所で物理学の博士号を授与されている。
Guenther Schindlerは、独ミュンヘンの技術大学で物理学を専攻。バルクHTSCsの粒界のジョセフソン接合に関する博士論文を発表後、HTSCsのジョセフソン特性の更なる研究のためにPost-Doctorとして米ノースカロライナ州立大学に入った。1995年に独Siemens社の半導体グループに入社し、強誘電性のメモリ（FeRAM）の開発に従事。このプロジェクトの間、協同プロジェクトに関して米コロラドスプリングスにある米Symetrix社で開発を担当。現在の微細配線の分野に取り組むために、2000年に独Infineon Technologies社の中央研究所に加わった。
Manfred Engelhardtは、独レーゲンスブルグ大学で物理学を専攻し、固体物理学の博士号を取得（1984）。その後独ミュンヘンで独Siemens半導体社に入社。中央研究所と半導体部品グループでメモリーとロジック製品のプラズマエッチングプロセスの開発に従事した。1999年の独Infineon Technologies社の設立から中央研究所に勤務。そこで、微細配線プロジェクトのリーダーを務める。
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参考文献
1. The International Technology Roadmap for Semiconductors(ITRS), 2004 Upadate www.itrs.net/Common/2004Update/2004Update.htm
2. E.H. Sondheimer, “The Mean Free Path of Electron in Metals,”Adv.Phys.,1952
3. A.F. Mayadas and M.Shatzkes,“Electrical-Resistivity Model for Polycrystalline Films: The Case of Arbitrary Reflection at External Surfaces,”Phys.Rev.B,1970, Vol.1,p.1382
4. W.Steinhoegl, G.Schindler, G.Steinlesberger, M.Traving and M.Engelhardt,“Comp- rehenive Study of Copper Wires With Lateral Dimensions of 100nm and Smaller,”J. Appl.Phys.,2005,Vol.97,p.023706
5. W.Steinhoegl, G.Schindler, G.Steinlesberger, M.Traving and M.Engelhardt,“Scal- ing Laws for the Resistivity Increase of sub-100nm Interconnects,”Proc. of the 2003 Int.Conf.on Simulation of Semiconductor Process and Devices,2003,p.27
6. G.Steinlesberger, et.al.,“Microstructure Study of Cu Damascene Nano-Interconn- ects,”Proc. of the Advanced Metallization Conf.(AMC),2002,p.397
7. G.Steinlesberger, et.al.,“A Morphology Study of Copper and Alminum Interconne- cts,” Proc. of the Advanced Metallization Conf.(AMC),2003,p.213
8. G.Steinlesberger, M.Engelhardt, G.Schindler and W.Steinhoegl,“Process Technol- ogy for the Investigation of sub-50nm Copper Damascene Interconnects,”Solid Sta- te Electronics,2002,Vol.47,p.1237

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