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2005年7月号
多孔質Low-k導入に立ちふさがる壁
Alexander E. Braun
シニアエディター
　最終的には必要と考えられながらも、半導体業界はあらゆる策を講じて低誘電率の層間絶縁膜（Low-k膜）の導入を何とか回避してきた。Low-k膜の多孔性、機械的強度、そしてプロセスの問題は、深刻ではあるが解決できないわけではない。しかしながら、18カ月から2年ごとに工場の設備を一新しなければならない財政的な負担により、Low-kへの適用は制限されてきたのが現状だ。
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　米国のTVのCMで「ワインはきちんとできあがるまで売りません」という宣伝文句があった。これをLow-k膜（比誘電率3以下の層間絶縁膜）の現状に言い換えると「Low-kはきちんと準備ができるまで導入しません」になる。設計者達はデバイスへのLow-k膜の使用を回避する策を次々に考え出してきた。だが、その選択肢もだんだんなくなってきた（図1）。
図1　プロセス変化や費用のかかる設備の一新を避けるため、半導体産業は巧妙な回避策を講じてLow-k材料の実装を遅らせてきた。これがどの程度うまく作用してきたかは、何年にも渡るITRSの予想の変化に見て取れる。（出典：米Dow Corning社）
　米Applied Materials (AMAT）社のThin Film Product Business Group、Corporate Foundation Engineeringのシニアバイスプレジデント兼ジェネラルマネージャであるFarhad Moghadam氏は、Low-k膜は良好な機械的特性を確保し主な問題は解決されていると指摘する。90nm/65nmプロセスでは、ほとんどのメーカーがカーボンドープ酸化膜(CDO：Carbon-Doped Oxide)のLow-k材料を採用すると述べた。
　次世代Low-k材料では、Low-k膜の微細空孔の制御技術に進展が見られる。多孔質Low-k材料は機械的、熱的、化学的な性質のさらなる改善が必要とされるが、これらの問題は成膜後のキュア処理によって解決できるとも考えられている。
　ファウンドリは積極的にLow-k膜を受け入れているわけではない。130nm、そして90nmへの切り替えには費用がかかる。半導体メーカーは、大量生産できる製品がなければ先端プロセスに移行する余裕はない。新しいLow-k材料を使って90nmから65nmへ移行する方法を開発することと、経済的に成り立つかは別の問題だ。努力と出費を惜しまなければk＝2.0は可能だが、これで実効誘電率（keff）が2.5ではメリットは半減する。現在、90nmで採用されているLow-k膜のkeffは通常2.9〜3.0だ。その特性はSiO2と類似しており、バリア層の成膜後はkeffが3.2から3.1の範囲に上昇する。
　現在の生産技術で、Low-k膜を採用する上で技術的な障害はない。その一方で、Low-k膜はすべての層で採用されているわけでもない。実装工程に対応するため、チップの上部2層に通常FSGまたはUSGを導入して機械的強度を上げている。これによりはんだバンプを使ったフリップチップ実装が可能となるため、Low-k膜に対する耐性が高い。
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　現在の問題は、どうやってLow-kを傷つけることなくレジストを剥離するか、そしてビアまたはトレンチ形成後の多孔質や半多孔質のLow-k材料をエッチングする場合にどうやって開いた空孔をふさぐかだ。今のところ、満足の行くような解決策は見つかっていない。1つの可能性は、これらすべてをエッチングチャンバ内でin-situで行うことだ。AMATではLow-k材料に影響が少なく、また、目に見える欠陥もなく、レジストを剥離するプロセス技術を開発している。しかし、そのプロセスが必要な電気的特性を満足できるかどうかはまだ分かっていない。
　英Trikon Technologies社の300nm製品事業開発部長であるKeith Buchanan氏は、多孔質Low-k膜の候補材料は数多くあるが、機械的なダメージがなく、またkeffを増加させることなくCu多層配線に導入することは不可能と指摘した。さらに同氏は、密度が高くkeffの高い既存の材料を延命する方が道理にかなっていると付け加えた。

多孔質膜のインテグレーション

　Low-k膜が多孔質であるかどうかは重要ではない。蘭ASM社のPECVDビジネスユニットマネージャであるTominori Yoshida氏は、「ASMの『Aurora 2.7』や『Aurora ULK』などのようなSiOC型のLow-k材料は多孔質となる。重要なのは空孔のサイズ、空孔密度やその密着性である」という。
　米ATMI社のR&D副社長Tom Baum氏は、プラズマCVD法のLow-k膜が適切であると見ている。装置メーカーは「Black Diamond」や「Coral」といった独自の膜を提供している。
　ATMIの先端材料技術部門ディレクターRavi Laxman氏は、keff=2.8では各社のLow-k成膜用のCVDプリカーサがSiとCの比率や密度で類似している指摘した。しかし、k値が2.5未満になると化学的性質が変わっていき、2.0に近づくと多くの材料が検討されている状況という。90nm/65nmでは、k値2.8〜3.0となり、65nmの高性能デバイスでk値2.5および2.4の新しいプリカーサが使用されることになるという。
　プロセスインテグレーションでは、Low-k膜の機械的強度に重点が置かれている。多層積層時には膜がCMP （Chemical Mechanical Planarization）で研磨されるため、硬度と弾性率の向上が求められる。45nmでは多孔質の膜が必須となるが、多孔質Low-k膜では汚染物質が入らないように空孔をふさがなければならず、k値が上昇してしまう。
　多孔質Low-k膜へのバリア膜の導入も簡単には行かない。45nm/32nmではCVDやALD（Atomic Layer Deposition）のバリア膜の採用が検討されている。このノードでは絶縁膜が薄くなるため、膜の硬度が重要となる。空孔サイズを小さく、密度を低く維持したまま膜を硬化させることが必要だ。SiO2でLow-k膜を挟んでいるメーカーもまだあり、32nmでも採用される可能性もある。半導体メーカーの中には、ハイブリット構造を採用するところもでてきた。ハイブリット構造の多くはスピン塗布膜とCVD膜の複合であるが、CVDだけでLow-k膜とさらに低いLow-k膜を混合する場合もある。
　米Dow Corning社の半導体材料グローバルマーケット部長Phil Dembowski氏は、90nmロジックの量産に入っているメーカーの大半がLow-k膜にCVDを使用しているという。
　90nmではスピン塗布法ではなく、CVDによるSiCOH膜が選ばれた。Dow Corningは、90nmでスピン塗布法を使用するところはほとんどないと考えている。多くのメーカーは90nmの技術を65nmに拡大適用したい考えであるが、一部の変更はやむを得ない模様だ。例えばトランジスタ形成工程では、CoSiをNiSiへの変更や、通常のゲート絶縁膜から高誘電率のHigh-kゲート絶縁膜への移行などがある。45nmでは、k値が2.5以下のUltra Low-k膜が必要となるが、多くのメーカーは既存のk=2.9〜2.7のCVD膜の使用を延命することになるだろう。
　日立ハイテクノロジーズのエッチングプロセス設計部のチーフエンジニアのTatsumi Mizutaniは、非多孔質Low-k(3.0未満)材料は、90nmでは幅広く利用されているという。「45nmではUltra Low-k(k＜2.0未満)が必至」で、まずは信頼性の問題を解決しなければならないと付け加えた。
　もはやk値だけの問題ではない。k値が2.0や1.6の絶縁膜を作ることはたやすい。SiO2は弾性係数が73GPaあるが、本当に難しいのはk値が2.3であっても弾性係数が6または8GPaを越えることができる絶縁膜を見つけることだ。
　「CMP耐性から言えば、CVDが最高だ。CDOのみ全層に使用するという話もあり、CDOの人気は高い」と米Rohm and Haas Electronic Materials社のCMP Technologies部門のスラリー技術バイスプレジデントRich Baker氏は述べる。また、今度はCMP後洗浄およびエッチング問題の解決のためにTEOSキャップ膜が使用されると付け加えた。
　65nmでも、TEOSハードマスクとして使用される。TEOSのハードマスクはCDO形状を維持しながら完全に除去されなければならない。

多孔質と密度

　米Novellus Systems社CTOWilbert van den Hoek氏は、主要な半導体メーカーは90nmに取り組んでおり、そのうち一部はすでに65nmに着手していると指摘した。「どちらのノードでも主流はkeffが3.0未満の膜となる。これらの膜を90nmで作製する方法を解明したら、65nmノードでk=2.7に低減できるからといって作業をやり直したい者などいない」と述べる。
　k値が2.7以上のLow-k膜は「密度の高い」膜、2.5以下では「多孔質」になると考えられる（図2）。多孔質膜の場合、問題は空孔が接続されている、つまり通気しているか、密閉されているかとなる。前者は「密度の高い」膜と比べて全く新しいインテグレーションの手法が必要となるが、k=2.7〜3.0のPECVD OSG膜を分析すると、多孔質膜は直径が1〜1.5nmの範囲にある密閉された空孔であることが分かった。PECVDでk＝ 2.2〜2.5の膜では、2.7〜3.0のPECVD OSG膜と類似した密閉空孔構造を持つ膜ができた。これらの空孔はk値を下げるために密度が上昇している。また、空孔密度の上昇によって生じる機械的特性の劣化を抑えるため、後処理にUVによる熱処理が使われる。
図2　k値が2.7以上のLow-k膜はすべて高密度のデンス膜と考えられ、2.5以下は多孔質となる。現在のk＝2.7〜3.0のPECVD OSG膜は密閉空孔を有する。PECVDでは、密閉空孔構造を保ちながら密度をより高くし、5.1keV(370nm)でk値を2.5から2.2に、より低減することのできる膜が完成した。
（出典：米Novellus Systems社）
　空孔がつながってしまう場合の問題点は、バリア膜との界面にある。45nmではALDによるバリア膜が使用され、バリア膜は空孔からLow-k膜中に拡散して絶縁膜を金属化し配線をショートしてしまう。そのため空孔のシーリングまたは、密閉セルの絶縁膜が必要となる。
　Novellusでは2種のプリカーサのPECVDプロセスを開発した。k＝3.0の膜を形成するプリカーサは2つのプリカーサを混合し膜中に取り込み、有機分子がOSGに囲まれて成膜する。有機分子を排除すると、単一材料による多孔質Low-k膜に較べてより均一に分散した空孔が形成される。
　有機分子の排除には、その分子の結合強度に波長を合わせたUV光源を使用する。これにより有機分子が破壊されてメタン型の副生成物となる。この副生成物は高温(350〜400℃)になるとLow-k膜中を拡散し、膜から排出される。空孔間の相互接続性はなく、機械的性質も向上する。

ハイブリット構造が有望か

　Dow ChemicalのAdvanced Electronic Materials先端技術ディレクタであるMichael Mills氏は、65nm以降でも複数の膜を使用するハイブリット構造が有望で、一種類の絶縁膜による多層配線構造は難しいと見ている。
　東芝やソニーは、CVD法によるLow-k膜を選択してきたが、特にCVD OSG材料のトレンチ下部におけるエッチング制御で問題があった。ゆえに45nmどころか65nmに対する有効な解決策がないということに気付き、ハイブリットLow-k構造に目を向けることとなった。これは画期的なことではない。2000年に130nmでLow-k膜を大量生産に持ち込んだのは富士通が最初だった。富士通は、ハイブリット構造としてSiLKとSiO2を使用した。有機と無機の絶縁膜を組み合わせることにより、インテグレーションの問題の50〜60％は解決できる。また、SiLKは多孔質の第2世代SiLKの導入に伴うインテグレーション上の課題も少なく、SiLKが130、90、65、45nmにおいて商業的に適用できる唯一のLow-kとなる可能性が高い。
　米Honeywell Electronic Materials社のプログラムマネージャであるPaul Apen氏は、90および65nmプロセスのk値は2.9または2.7になると考えている。45nmでは、デバイスメーカーは徐々に空孔率の高いもので誘電率を2.5や2.4に下げるような組成を考慮するようになる。問題はインテグレーションだ。これらの材料にはすべて独特の問題があるため、3.0から2.7または2.7から2.5へ下げるのでさえ難しい。
　Low-k膜は主にCVD法によるものが主流となりつつあるが、これはこの材料がよく知られており移行に伴うリスクが少ないためである。Low-kをUltra Low-kレベルへと押し出す十分なプレッシャーが出てくるまでは、エンジニアはプロセス開発で賭けに出るようなことはしないだろう。

洗浄の問題

　残念ながら、ダマシンプロセスで狭い線間に閉じ込められるとCuの抵抗値は表面および粒界散乱が増加するため上昇してしまう。また、配線工程のインテグレーションが難しくLow-kにより実容量は思ったとおりに低下しなかった。keffは絶縁膜のk値の低下に伴い増加することがよくある。これは膜の欠陥やプラズマによる損傷からLow-k膜を守るために付加される膜が原因である。米Axcelis Technologies社では、空孔率の高いLow-k膜を用いることなくkeffを減少させることに重点を置いている。薄膜を使用し密着性、バリア膜とのインテグレーション、絶縁破壊耐性を改善できるようにする他、寄生損傷の問題にも取り組んでいる。

Low-k膜の測定法

　4〜5層に積層される製品ウェーハでは多層測定技術が重要となるが、測定技術自体も複雑になったと米KLA-Tecor社Films and Surface Technology Divisionマーケティング部門シニアディレクターMurali Narasimhan氏は述べている。測定が難しい反射率測定法よりも、分光偏光解析法（SE:Spectroscopic Ellipsometry）は複数の波長を使用して多層積層構造の多くの情報を生成するため、SEにより多層スタックの厚さや屈折率の同時測定が可能となる。
　エンジニアは各層のすぐ下のCu層を使用し、積層構造の全体を見るのではなく特定の積層構造だけに反射するようにして測定を分離させている。しかしながら、Cu層ではCMPによるディッシングの問題があり、リソグラフィ工程や欠陥制御の際に焦点深度の問題を起こすこともある。
　格子パターンのCu層はCMPに強い。一方で、格子パターンは光学スペクトルに不要なノイズを持ち込むため、光学測定は上層部で行わなければならなくなる。KLA-Tencorは、「絶縁膜パターン測定法（Dielectric Pattern Metrology）」で、多層積層構造での膜厚と屈折率の測定が可能なアルゴリズムを開発し、これら格子パターン上での測定を可能にしている。この測定は、スクライブラインで代理測定を実施する代わりに90nmの場合と同様に実際のダイに焦点を当てる。65および45nmのノードでは、これらのアルゴリズムを拡張し、3次元の形状測定が可能となる。
　Low-kは全体的なRC遅延を軽減するため、電気モニタリングの必要性が増している。Low-k材料はプラズマやエッチストップ膜などの一連のプロセスに影響を受けやすいため、誘電率の制御が難しい。誘電率と漏れを電気的に監視するインラインのモニタリングが必要となる。コロナ酸化膜半導体（COS：Corona-Oxide-Semiconductor）をベースにした測定器は電気的特性を監視でき、誘電率、プラズマ損傷、リーク電流やソフトブレークダウン現象のインライン測定が可能となっている。
　Low-k膜の機械的性質は弾性表面波（SAW：Surface Acoustic Wave）法によって示されると米Philips AMS社のチーフテクノロジストMichael Gostein氏は述べる。多孔質膜で問題となるのは、その剛性である。SAW法では膜の平面に対して垂直および平行に剛性の特性を示すことができ、膜剛性の異方性を区別できる。非多孔質膜では等方的となるため、剛性は両方向で同一となる。
　多孔質膜では剛性は異方的となり、膜は面外よりも面内で剛性が高い。CMPの場合は、面内剛性の方が重要なこともある。実装においてはその逆となる。さまざまな多孔質膜に対してこの特性を評価する技術があれば有効だ。
　微細化は、進化的な行路をたどってきた。45nmでは、既存のインテグレーション方法だけでは微細化の効果を享受できない。線幅が小さくなれば現状の動作速度を維持するためだけにもUltra Low-kが必須となる。さらに性能を向上させるには設計面などからの変更が必然だ。
　工場は、もはや18ヶ月ごとにすべての製造装置を一新してムーアの法則に沿っていくことはできない。設備投資額は巨大になり、工場は冒険を避ける実利主義に陥っている。Low-kに価値を見いだせる製品の創出が切り札だ。今や進路を決定しているのは技術ではなく、経済なのである。
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製造可能なUltra Low-k絶縁膜を完成する
Derek Witty
シニアディレクター、Blanket Dielectric Film Group
米Applied Materials社、www.appliedmaterials.com
　パッケージ工程でのインテグレーションが難しいために、Low-k膜の採用が特に実装分野では遅かった。にも関わらず、今日では実装プロセスに耐えうる機械的強度を持ったk値3.0レベルの層間絶縁膜が90nmや65nm技術ノードに導入されている。しかし、45nmおよび32nm世代に対応するためにk値をさらに低下させると、材料の硬度は低くなる。k値が2.7〜2.5の範囲で実装に対応する機械的強度を持ったLow-k膜を開発することが必要とされている。
　k値2.5以下の膜を作成するため、新しいCVD法の開発が進められている。第1世代Low-k材料(k≧3.0)では、CをドープしたSi酸化膜が標準的なアプローチだった。Si酸化膜のCドープは効果的にk値を低下させるが、膜の硬度や弾性係数も低下する。k値が2.5となるようにさらにCドープを行うと、実装には不向きな機械的強度のもろい膜ができる。別の解決策としては、Cドープした酸化膜(CDO)へのナノポア導入がある。1）多孔質にすることで、k値をさらに2.0まで低下させることが可能だ。
　従来のPECVD法を利用すると、異質のCDO/有機材料を同時に成膜しなければならない。その後、硬化により不安定な有機種が熱的に追い出され、膜全体に直径2nm未満の均一に分散した孔が残る。2）メタルバリア層の貫通防止にはこの大きさの孔が必須である。ALDがバリア膜の成膜に使用されると考えられることから、貫通の問題はインテグレーション上で大きな課題となる。このアプローチを使って作製された膜は、孔を密閉しなくてもバリア膜の侵入に対して優れた抵抗を示す。
　高効率ゆえに、UV光や電子ビーム（EB）による硬化（キュア）はファーネスを使用した硬化よりも優れている。膜をUVやEBで硬化して一様なナノポアを作製すると、Si酸化膜の架橋結合も発生する。これにより膜の硬度や弾性係数が向上する(それぞれ処理後で1および5.8Gpa)。3）硬化時の膜の機械的な強化は、特にCMPおよび実装工程に対応にするために重要だ。空孔サイズが半径1nm未満、密度1.1から1.25g/cm3のk=2.5の膜を評価し、プロセスのインテグレーションに成功した。最終段階における電気的測定結果は、実行k値2.5を確認した。
　
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参考文献
1. R.P. Mandal et al., U.S. Patent 6,171,945, 2001.
2. R.P. Mandal et al., U.S. Patent 6,451,367, 2003.
3. G. Dixit et al., “Film Properties and Integration Performance on a Nano-Porous Carbon Doped Oxide”, IITC, 2004.
Applied Materials www.appliedmaterials.com
ASM International www.asm.com
ATMI www.atmi.com
Dow Chemical www.dowelectronics.com
Dow Corning www.dowcorning.com
Honeywell Electronic Materials www.electronicmaterials.com
JSR Micro www.jsrmicro.com
KLA-Tencor www.kla-tencor.com
Novellus www.novellus.com
Philips AMS www.ams.philips.com
Rohm and Haas Advanced Materials www.rohmhaas.com
Trikon Technologies www.trikon.com

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