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2005年7月号
ウェーハレベルパッケージの最新事情：
高密度バンプとPbフリーはんだ技術
Richard LaBennett
米Research Triangle Institute
www.rti.org
Shing Yeh
米Delphi社
www.delphi.com
　WLP（Wafer Level Packaging）で高密度はんだとPbフリーはんだが使われているが、世界全体のWLPの需要から見れば小さい。しかし、Pbフリーはんだの需要はさまざまな市場で徐々に大きくなってきている。ニーズとコストのバランスが合えば、高密度バンプが量産に使われるようになる。
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　WLP（Water Level Packaging）で高密度はんだとPbフリーはんだが使われているが、世界全体のWLPの需要から見れば小さい。ITRS（International Technology Roadmap for Semiconductors）ロードマップによれば、2009年にはバンプ間隔（バンプ中心間の距離）が100μmになる。しかし実際に、バンプメーカーはバンプ間隔100μm未満の需要は大きくないと考えている。例えば、はんだバンプの草分け的存在である米IBM社では、バンプ間隔220μm のC4バンプ技術を多くの製品に使っている。Pbフリーはんだも急速に普及している。自動車エレクトロニクスや携帯電話向けのOEMサプライヤでは、Pbフリーはんだを要求する顧客が増えてきている。
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　Pbは低コストで伝導性や融点が比較的に高いとの理由から、広く使われてきた。しかし国際的な取り決めや各国政府の規制、各顧客の仕様書により、市販されている製品から有害物質であるPbを撤廃することが決められている。Pbはよく知られた材料であるが、それに替わる新しい材料が検討されている。
　パッケージに使われるはんだ接合の約30％が受動素子であると予想されている。米California Micro Devices（CMD）社および米AVX社からのバンプした受動素子1）はウェーハ上に形成されている。バンプ下地金属（UBM：Under-Bump Metallization）に使われるTi/Cuの膜厚は、Pbの有無に関係なく同じである。大きさ150-300μmのはんだボールが、WLPを行うために受動素子上に配置される。2）AVXの蒸着C4プロセスは、未だに想定する製造コストに合わないため、60μmのバンプを試作することができたにも関わらず実際に使われていない。はんだ印刷の課題は、はんだボールの大きさの均一性である。はんだボールでの隙間については早い段階ではんだペーストのサプライヤによって改善されている。
表1　WLPアプリケーションの種類
バンプ方法
連続（S）または一括（G）
はんだの間隔
はんだボールの大きさ
Pb有無
Pbフリーの金属材料
UBM（バンプ下地金属）
はんだペーストの印刷/ステンシル
G
120+
100
65
Pb/Pbフリー
両方
SnAgCu
Ti/CuAi/
NiV/Cu
はんだジェット
S
160+
80+
(μp to 760)
Pb/Pbフリー
両方
SnAgCu:
SnAgAuSn
Ti/CuENIG
on Al
Solder sphere
placement
S
400
250
Pb/Pbフリー
両方
SnAgCu
Ti/Cu/Ni
はんだめっき
G
50
30
Pb/Pbフリー
両方
SnAgCu
AuSn
Ti/CuENIG
on Al
In蒸着
G
15
10
Pbフリー
In
AlTi/Cu
　表1に示すように、ウェーハレベルでバンプをつけるためにはいくつかの方法がある。はんだジェット・はんだボール配置・スタッドバンピングという連続動作でバンプをつける方法は柔軟性が高いが、処理するのに時間がかかる。図1や図2に示したはんだジェットWLPでは、設計変更を行うのに新規の露光装置を導入する必要はない。CADデータに基づいてプログラムを変更し、新しい設計に合わせることができる。独Pac Tech社や米MicroFab Technologies社は、精密な実装装置ではんだジェットバンプを高速に配置できるという。3）一般的なUBMには、Alの上にTi/Cuやと無電解Ni-Au（ENIG; Electroless Nickel Gold）がある。一方で、成形はんだボールは、比較的にサイズが大きなはんだボールしか配置することができないため、設計が変わるたびに装置を若干変更しなければならない。他にもステンシルバンプ4）やはんだめっき、In蒸着などの方法がある。その中でも、めっきとIn蒸着は高密度化にも対応することができる。

高密度ピクセルアレー検出器

　現在ピクセルアレーに非常に関心が集まっており、様々な検出器向けのアプリケーションに高密度化が求められている。これらの中には1cm2あたり4万画素を持つものもあり、Si基板検出器と読み出しICとの接続に、はんだバンプが使われている。これらのシステムでは50μm以下の間隔が要求されているため、微小領域内で高密度配線が必要になる。高密化技術に関してはすでに2つの方法が使われている。電気めっきで共晶SnPbのようなPbはんだの場合間隔は25-50μm（図3）で、Inはんだの場合間隔が15-50μmである。
図1　はんだジェット法は、はんだボールをウェーハ上に連続して配置していく
図2　150μmの間隔で240μ厚のはんだアレーをインクジェット方式で印刷。各配列間の充填とキュアを行うため、ポリマー誘電体が精密に配置されている。インクジェット技術を使ったウェーハレベル・チップスケールパッケージの例（出典: 米MicroFab Technologies社)

　欧州の研究者が、IRFPA（Infrared Focal Plane Array）5）システム向けに間隔が15μmのInバンプのWLPを発表している。Inバンププロセス処理は、小さな研究所でも実施できる簡単なプロセスである。Inはんだは可塑性があるため低温度でも使用できる。しかし一般的には、剪断強度が弱いため、検出器の組立工程での歩留まりが低い。強靭な共晶SnPbはんだは、微粒子研究のためピクセルアレー検出器を使用している多くの高エネルギー物理（HEP：High-Energy Physics）の研究者の要求を満たすことができる。
　高密度ピクセルアレー検出器の分野では、全体的にPbフリーはんだへ移行しようとする動きがない。環境問題でEUや世界各国のエレクトロニクスの分野でPbはんだを撤廃しようとする状況の中で、これら比較的市場規模の小さい特別なアプリケーションの場合、Pbフリーはんだへの移行を強制していないようだ。しかし、はんだ接続を使った医療画像用のアプリケーションが増えてきた。そのため政治家や環境問題研究家からの注目が集まるようになり、この分野もPbフリーはんだへの移行が進むことになるだろう。高密度Pbはんだから脱却しようという試みは、Cuによる貫通ビアや環境にやさしい接着材料を利用する三次元配線技術開発6）（米Ziptronix社、蘭IMEC、米MCNC-RDI、独 Fraunhofer、富士通などで行われている）へも繋がる。ITRS ロードマップによれば、2010年以降でバンプのないアレー技術が必要になる。高周波や低電力、薄型化などの要求を満たすことが、フェイス・ツー・フェイス パッケージや他の三次元パッケージ7）で必要になるだろう。
図3　ピクセルアレーの高密度WLPの写真（2つの写真は倍率が異なる）。バンプ間隔は50μm（出典：米MCNC-RDI）
　ピクセルアレー検出器の中には1パッケージあたり4万個のバンプを必要とするものがあるが、ITRSによると図2に示したように汎用電子機器ではもっと少なくても十分である。まだこの市場は小さいが、多くのバンプメーカーは高密度化に取り組んでいる。米Unitive社と米Advanpack社はウェーハバンプの量産で提携しているが、両社の顧客は間隔が100μm未満の高密度バンプにあまり興味を持っていない。多少の引き合いはあるが、生産量は多くない。ウェーハレベルで10％未満、ダイレベルで2％未満である。高密度化は大きなダイでは要求されているが、それ以外では要求されていない。
表2　チップ1つあたりの必要なピン数（出典：2003年ITRS）
生産年
2010
2015
2018
低コストでチップを製造する場合
208-777
325-1213
421-1576
コストパフォーマンスのよいチップを製造する場合
780-2782
1216-4339
1581-5642
高性能チップを製造する場合
4009
6402
8450
厳しい条件で使用するチップを製造する場合
642
934
1235
Pbフリーはんだのアプリケーション

　Unitiveでは全体ウェーハの約50％がPbフリーはんだでウェーハを生産している。そのほとんどは、0.5mm間隔のWLCSP（Wafer-Level Chip-Scale Packaging）である。米Intel社は、全てのセカンドレベルのパッケージでPbフリーはんだを使用している。現在、フリップチップの約50％がPbフリーはんだを使用しているが、最終的には2005年末までにはファーストレベルのパッケージでも完全にPbフリーに移行を目指している。現在、独Infineon Technologies社でも30-60％をPbフリーはんだのフリップチップを生産している。
　自動車用半導体における課題と傾向は、引き続きコストや性能、機能性である。システムコスト削減と高い信頼性はフリップチップのラミネート技術によって認識されている。（図4）フリップチップを使用して最大限の利益を得るためには、現在のICをできるだけ多くフリップチップに移行することだ。結果として、多くのパワーデバイスがフリップチップへと移行されてきた。フリップチップの成功の鍵となるのは熱管理と頑丈なバンプ材料である。フリップチップのラミネート技術は、2000年から米Delphi社で大量生産に使用されている。主なアプリケーションは、ECM（Engine Control Module）とABS（Anti-lock Braking System）のコントローラである。両方ともエンジンルーム内に設置されるため、厳しい環境下での高い信頼性が必要になっている。
　コスト削減を行う方法の1つはダイの縮小化であるが、バンプ間隔を狭くすることが必要になる。しかしバンプ間隔狭くすると回路ボードのコストが上昇する。現在のところ、直接フリップチップをボード上に接合し、バンプ間隔の設計が200-250μmの時が全体のコストが一番少なくなる。BGA（Ball Grid Array）でフリップチップを使用するとコストのかかり方が全く変わり、バンプ間隔を均一に揃える事が重要になる。Delphiでは、はんだ印刷/リフローのプロセスを使用し、バンプ間隔100μmを実現している。8）
図4　フリップチップのラミネート技術を使用したECM（Engine Control Module）ボード。（出典:出典：米Delphi Electronics and Safety社）

　Delphiは、最近のフリップチップ製品でUBMにAl-NiV-Cuをスパッタした薄膜といくつかのバンプ合金を使用している。フリップチップパッケージの信頼性は、はんだの劣化やUBM膜のエレクトロマイグレーション、はんだのエレクトロマイグレーション、UBMの消費に大きく依存している。9）-11）これらの欠陥メカニズムは、研究室で行われる耐久試験の中でしか観察されなかった。2000年以降Delphiでは、フリップチップのラミネート技術を使って大量の電子部品を生産している。出荷された製品からこれら欠陥メカニズによる不良は報告されていない。実際にフリップチップはPCB（Printed-Circuit Board）で最も信頼性の高いパッケージである。過去には、フリップチップと基板の間で熱的不整合によるはんだの劣化が、信頼性における一番の問題だったこともあった。しかし今日の技術では、ダイ大きさとの組み合わせや基板材料、アンダーフィル、バンプ材料、組み立てプロセスを適当に選択することにより、はんだの劣化を簡単に緩和することが可能になった。現在の課題は、ダイの縮小化や厳しい環境下での使用によって発生する動作温度の増大やバンプ電流密度である。
　150μm共晶SnPbバンプの最大電流は140℃で240mAである。共晶SnPbバンプはNiAu処理されたPCB上にマウントした場合、150℃に達するアプリケーションに使用できない。欠陥メカニズムはUBM消費で12）、例えばHTSや HTOL、 熱サイクル試験において150℃で累積200時間など、140℃を超える耐久試験を行った場合に観察される。UBMにAl-Ni-Cu薄膜UBM上に共晶SnPbバンプで構成されている場合の材料の信頼性は、UBMの厚さに依存する。特に、NiV-Cu金属成膜と上部IMC（Inter-Metallic Compound）の合計の厚さが欠陥モードの信頼性を決定する。この問題は、2.5％のCuを共晶SnPbバンプに加えると解決する。11）-13）共晶に近いSnPbCu合金に飽和過剰Cuを加えると、バンプ構築中の凝固化（冷却化）中やリフロープロセス中に、UBMとはんだ界面に沿ってCu-Sn IMCの沈殿物ができる。この結果、最終的なUBMの膜厚は、当初のUBM薄膜にCu-Sn IMC層の分だけ厚くなる。最近SnPb-2.5Cuは、150℃で350mAのバンプ電流に耐えられることが分かり、自動車用の要求事項となっている-50℃/+150℃の1000サイクル熱試験を満たすことができる。今後の製品でバンプ電流の目標は、接合部温度150℃で1バンプ個あたり500-1000mAである。SnAgCuのような高温度バンプ合金が、この目標を達成するために必要とされている。
　Delphiの顧客はPbフリーはんだに関心を持っている。自動車用半導体は、欧州のWEEEや、民生用のエレクトロニクスで2006年7月から施行されるPb使用禁止を目的としたRoHS条例では対象外となっているが、自動車メーカーはこの問題を環境問題の一環として捉えている。最近、DelphiではPbフリーのPTHやSMTシステムのために開発プログラムを盛んに実施している。Pbフリーのフリップチップは、SMTのコンポーネントの1つに含まれている。共晶に近いSnAgCuバンプ合金が採用され、2006年までに量産に移行する。SnAgCuには、熱サイクルやHTOL、HTSなどの試験でバンプの信頼性を上げるため3％のCuが含まれている。14）-15）SnAgCuバンプは接合部温度150℃で600mA以上の許容電流があると期待されている。適切な材料や組み立て工程を採用し、SnAgCuのPbフリーはんだのフリップチップのラミネート技術を採用すれば、自動車用で要求されている-50℃/+150℃1000熱サイクル試験を容易にパスすることができると期待されている。手短に言えば、フリップチップのはんだの劣化の問題はどうにかすることができる。高温/大電流で生じる不良や欠陥を解決することは難しい。

結論

　Pbはんだは、有害物質の撤廃という世界的な状況の中で汎用電子機器製品で急速に置き換えられている。その代表となるのはSnAgCu合金である。その一方で、50μm未満の高密度WLP技術は、限られた市場では使われている。
　高密度バンプはニーズとコストが折り合えば、大量生産に展開することができる。現在コストの問題が大きな壁となっている。高密度WLPは、汎用電子機器製品に使用されていない。またさらに高密度のPbフリーはんだは、2006年の国際要求の対象にもなっていない。
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Richard LaBennettは、米Reaearch Tringle Insitute（RTI）社光電子パッケージグループのマネージャ兼研究者。電子パッケージやフレキシブル回路、ハイブリッドマイクロエレクトロニック回路などに幅広い経験がある。CERNやDOE、USAF電子パッケージ開発向けにマルチチップモジュールの機能検証（POC:Proof-of-Concept）の開発を担当している。米ベネディクト大学で化学を学び、米アトランタ大学で無機化学を専攻し修士号を取得。
Phone: 1-919-248-9287
E-mail: rlabennett@rti.org
Shing Yehは、米Delphi社に20年間勤務。米Delphi Electronics and Safety社でPbフリーのフリップチップ開発チームのマネージャ。台湾の清華大学で材料科学を学んだ後、米マーケット大学で材料科学の修士号を取得。
Phone: 1-765-451-3420
E-mail: shing.yeh@delphi.com
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参考文献
1. D. Richiuso, A. Brankov and R. Liu, “Integrated Passive Filter Incorporating Inductors and ESD Protectors,”Final Program & Abstract Book, IMAPS Workshop on Passive Integration (Marco Island, Fla.), January 2005.
2. P. Garrou, “Wafer-Level Packaging Has Arrived ,”Semiconductor International, October 2000, p. 119.
3. T. Teusch, R.G. Blankenhorn, L. Titerle, E. Zakel and G. Azdasht, “Laser Assisted Advanced Packaging for Solder Ball Attach/Bumping,”Abstracts & Final Program, IMAPS Workshop on Military, Aerospace, Space and Homeland Security Packaging Issues (Baltimore, Md.), March 2003.
4. J.K. Lin, T. Fang and R. Bajaj, “Squeegee Bump Technology,”Proc. ECTC 2000, p. 46.
5. M. Fendler, et al., “Wafer Scale Flip-Chip Technology for HgCdTe IRFPA,”Abstracts & Final Program, IMAPS Workshop on Military, Aerospace, Space and Homeland Security Packaging Issues (Baltimore, Md.), March 2003.
6. P. Garrou, “Future ICs Go Vertical ,”Semiconductor International, February 2005, p. SP-10.
7. International Technology Roadmap for Semiconductors , 2003.
8. P. Elenius, J. Leal, J. Ney, D. Stepniak and S. Yeh, “Recent Advances in Flip Chip Wafer Bumping Using Solder Paste Technology,”ECTC 1999.
9. P. Elenius, “Electromigration and UBM Failure: Failure Mechanisms Due to Current and Temperature,”IMAPS Flip Chip 2001 Workshop Presentations.
10. F. Stepniak, “Conversion of Under Bump Metallurgy Into Intermetallics: The Impact on Flip-Chip Reliability,” Microelectronics Reliability, May 2001, p. 735.
11. S. Yeh, “Copper Doped Eutectic Tin-Lead Bump for Power Flip Chip Application,”ECTC 2003.
12. M. Johnson, H. Balkan and S. Yeh, “Enhanced Eutectic Solder Bump for Increased Flip Chip Reliability,”APEX 2004.
13. S. Yeh, B. Carter, F. Stepniak and S. Brandenburg, “Lead-Based Solder Alloys Containing Copper,”U.S. Patent 6,811,892.
14. S. Yeh, “The Effect of Copper Content on the Reliability of SnAg-Based Bump Alloys in Flip Chip Applications,” Surface Mount International Symp., 2002.
15. S. Yeh, B. Carter and C. Melcher, “Lead-Free Solder Alloy and Solder Reflow Process,”U.S. Patent 6,767,411.

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