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2005年7月号
Wafer Processing
メモリー最前線：Matrix Semiconductorが
世界最小1Gビットの三次元メモリーを開発
価格でNAND型フラッシュメモリーに対抗、
ストレージ分野で新たな市場を狙う
Kazuo Tsuchiya
＊　＊　＊　＊
　大手半導体メーカーが続々と次世代フラッシュメモリーの高密度化技術を発表し、韓国Samsung Electronics社は70nmの4GビットNAND型フラッシュメモリーの量産を開始した。このような状況の中、米Matrix Semiconductor社は、世界最小1Gビットの三次元メモリーを開発し、2005年5月に第3四半期から量産を開始すると発表した。Matrixの三次元メモリーは、いわゆるOTP（One Time Programmable）不揮発性メモリーで1回しか書き込みができないが、チップ面積を縮小化し低コストでメモリーを製造し、「使い捨ての」半導体メモリーとしてストレージ分野の新しい市場を狙って、フラッシュメモリーやマスクROMに対抗しようとしている。Matrixの三次元メモリーは、工場出荷時だけでなくユーザー側でもプログラミングすることが可能であるため、在庫管理問題を解決することができる。また、マスクROMの場合は、製品を発注してから納入されるまでの時間が一般的に4〜6週間と長いが、Matrixの三次元メモリーの場合、コンテンツをプログラムして出荷するまで数日で行えるため、納期面でもマスクROMと比較しても優位性がある。
　Matrixが今回発表した三次元メモリーは同社の第3世代目となり、「Trinty」と名付けられた。Matrixは2001年に初めて三次元メモリーの開発に成功し、2002年〜2003年に第1世代目の三次元メモリー「Phoenix」を出荷した。引き続き2004年には第2世代目の三次元メモリー「Flagstaff」の生産を行った。これが、同年のクリスマスで爆発的な人気を呼びヒット商品となった、米Mattel社の子供向け携帯音楽/動画プレーヤー「Juice Box」（69米ドル）の専用音楽/動画記録カードに採用された。また、シャープの電子辞書向けの追加マルチメディアコンテンツにもMatrixのOTP不揮発性メモリーが使われている。1）
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　Matrixの三次元メモリーはメモリー層が多層構造をとっており、1層のメモリー層で構成される従来のメモリー構造と大きく異なる。従来のメモリーでは大容量化を図るために微細化を行い、面積あたりの記憶密度を上げる必要があるが、Matrixのメモリーでは単純にメモリー層を積層化することにより、コストを削減し容易に記憶密度を上げることができる。Matrixの三次元メモリーの構造は、4層のメモリー構造を採用しており128Mビット、256Mビット、512Mビットおよび1Gビットの4品種がある。1Gビット品のチップ面積は31mm2で、これは90nmプロセスで製造されている同容量のNAND型フラッシュメモリーのチップ面積と比べ、約1/3と非常に小さい。また価格は明らかにされなかったが、NAND型フラッシュメモリーの価格の20〜50％安く供給できるとMatrixは説明している。

ハイブリッドスケーリング

　三次元メモリーというといわゆる三次元パッケージを連想しがちだが、根本的に異なる技術であるため誤解のないように整理したい。三次元パッケージは、複数のチップを三次元に積層化し、1つのパッケージの中にワイヤボンディングで接続したものをいう。最近では、パッケージの中に別のパッケージを接続したもの（Package-in-Package）やパッケージに別のパッケージを積層させたもの（Package-on-Package）など様々な方法がある。2）3）一方、三次元メモリーとは、1つのSi基板上に複数のアクティブメモリー層が立体的に積層されており、1つの集積回路を構成している。
　Matrixの三次元メモリーの構成は、通常メモリーアレイの周辺部に配置されているデコーダやセンスアンプ、チャージポンプなどのCMOS回路を一番下に配置させる。今回発表した第3世代目の三次元メモリーでは、標準的な150nmのCMOSプロセス技術で形成されている。この上にW配線を形成させ、これがメモリー層の1層目のワード線になる。この上にPoly-Si TFTと同じin-situ doped Poly-Si成膜プロセスを使ってダイオード素子を形成する。まずn+のPoly-Siを堆積させ、引き続いてp+のPoly-Siを堆積し合計で厚さ300〜400nmのPoly-Siを成膜する。その後に、BARC（Bottom Aniti-Reflective Coating）とネガ型のKrFレジストを塗布し（厚さは300〜400nmの範囲）、円形（ポスト）のレジストパターンをKrFリソグラフィで形成する。（図1左）OPC（Optical Proximity Correction）技術は、モデルベースではなくルールベースのOPCを使用するため、それほど難しくない。その後、Poly-Siのエッチングを行って、酸化膜をCVD（Chemical Vapor Deposition）で成膜する。これに引き続いてCMP（Chemical Mecahanical Planarization）で平坦化を行い、埋め込んだSiO2のレベルをPoly-Siのレベルに揃える。そして、厚さ30nmのSiO2ライナー膜を堆積させ、アンチヒューズを形成する。（図2）アンチヒューズの抵抗状態から「0」と「1」が決定される。
図1　メモリー層のレジストパターン
開口数（NA）0.7のKrF露光装置でパターニング。k1ファクタは0.37。ルールベースのOPCを使用（出典：米Matrix Semiconductor社）
図2　メモリーセルのTEM写真
ダイオード（Poly-Si）上にアンチヒューズ（SiO2）を堆積し、上部のW配線に接続されている。8V以上の電圧をかけるとアンチヒューズが破壊され電流が流れるようになる。
（出典：米Matrix Semiconductor社）
図3　三次元メモリーの断面図
CMOS回路の上に4層のメモリー層が積層している。メモリー層の上にAl配線層があり、外部インターフェース部に接続している（出典：米Matrix Semiconductor社）

　さらに、メタル成膜装置でWを成膜し、再度BARCとネガ型のKrFレジストを塗布し、ライン/スペースのパターンをKrFリソグラフィで形成し（図1右）、Wエッチングを行って配線を形成する。メモリー層のレジストパターンは図1に示したように非常にシンプルであるため、積層化が比較的容易に行える。第3世代目のTrintyではこれらの工程を繰り返して4層構造のメモリー層を形成しているが（図3）、原理的には4層以上の積層も可能である。メモリー層の上にAl配線が形成され、外部インターフェースに接続されている。また、メモリー層の形成にはCMOS回路の形成とは異なる130nmプロセス技術が使われている。このように、CMOS回路とメモリーを別々の設計ルールで形成する「ハイブリットスケーリング」技術を採用することにより、Matrixはチップ面積の縮小化、製造コストや時間の削減に成功した。特に、Cu/Low-k構造などの先端プロセスや新規材料の導入の必要がないため、数十億米ドルもの巨額な投資を行って新規に半導体工場を建設しなくても、従来の半導体工場でも製造することが可能で、密度を倍増させることができる。
　このメモリーの書き込み/読み出しの原理は次のようになっている。書き込み時に8V以上の電圧をかけると選択されたメモリーセルで短絡が起こり、アンチヒューズが壊れPoly-Siの抵抗が小さくなりダイオードの正方向に電流が流れるようになる。このアンチヒューズは一度壊れると2度と元に戻らないため、状態が永久に保存される。このため、電荷蓄積型のデータ保存方式のフラッシュメモリーとは異なり、経時的にデータの劣化が見られないため貴重なデータの保存や、医療カルテや法的な書類など改ざん防止の必要性の高いデータの保存に適している。Matrixの説明によれば、アクセス回数は無限でアーカイブ寿命は100年以上で、フラッシュメモリーのアーカイブ寿命が10年と比べると非常に長い。読み出しには、ダイオードを流れる電流をセンスアンプで読み取り、短絡しているかどうかを判断している。

新アーキテクチャ
「セグメンテッドワードライン」

　Matrixは、新しい製品からアーキテクチャを従来の「Checker Board（チェス盤）」構造から「Segmented Wordline（セグメンテッドワードライン）」構造に変更し、さらにチップ面積を縮小化に成功した。従来のチェス盤構造（ワード線 1024×ビット線 1024の正方形）でも、一般的な二次元構造のメモリーと比べチップ面積は小さいが、周辺に各メモリー層と接続するビアホール4個分のスペースが必要であった。そこで、Matrixはアクセス回数の多いワード線を短くして細長い長方形（ワード線 288×ビット線 4096）に分割した。（図4）これによりチップ面積をチェス盤構造より32％削減することが可能になった。さらに、ワード線がビアホールを共有させたことにより全メモリー層が同時に読み出すことができ、読み出し速度も向上させることが可能になった。また、ワード線の分割により回路のオーバーヘッドを軽減し、CMOS回路のスペースを広げることが可能になった。
図4　Matrixのメモリーアーキテクチャ
第2世代目までは左のチェス盤構造を使用していたが、第3世代目からセグメンテッドワードライン構造を採用。これによりチップ面積が32％縮小化と読み出し速度が向上した（出典：米Matrix Semiconductor社）

　このセグメンテッドワードライン構造と立体的なメモリー構造を採用したことによりチップ面積を縮小化することができるため、メモリーのコストを低く抑えることが可能になった。一般的な二次元構造のメモリーの場合、チップ面積を縮小化するとチップ全体に占めるメモリーアレイ効率が悪くなるが、Matrixの三次元メモリーの場合、CMOS回路の上に複数のメモリー層を積層した立体構造をとっているため、チップ面積を縮小化しても高いメモリー効率を維持することができる。

高密度化の鍵を握るフォトマスク

　Matrixのメモリーは、電荷の蓄積によるデータ保存方式ではないため、メモリー層のダイオードを形成するPoly-Siのアスペクト比は重要ではない。したがって、高密度を行う上で重要なのは、W配線とPoly-Siのそれぞれのピッチを小さくすることである。Matrixのメモリーロードマップ（表1）によると、メモリー層のプロセス技術は2006年に90nm、2007年に65nmが使われる予定になっている。ピッチの縮小化はリソグラフィ工程が鍵を握る。大手半導体メーカーがArFリソグラフィ（波長λ=193nm）への移行が進む中、Matrixは製造コストを低減するためにKrFリソグラフィを採用している。しかし、90nm（CD）のパターン形成を開口数（NA）0.8のKrFリソグラフィ（波長λ=248nm）で行うと、（1）式からk1ファクタは0.29となり、十分なプロセスウィンドウを確保するのが難しくなってくるのが分かっている。
表1　メモリーロードマップ
. 2003 2004 2005 2006 2007
メモリー層 250nm 150nm 130nm 90nm 65nm
CMOS回路 250nm 150nm 150nm 140nm 110nm
CMOS回路のプロセスはメモリー層よりも緩いプロセスを使用。ハイブリットスケーリングによりリードタイムの短縮と低コストを実現
（出典：米Matrix Semiconductor社）
　そこで、MatrixはTrintyからNA=0.7のKrFリソグラフィでライン/スペースパターン（ライン/スペース=130/130nm）の露光にハーフトーンマスクを採用しており（k1=0.37になる）、すでに110nmまで十分なプロセスウィンドウを確認している。ポストパターンの露光は、光干渉効果があるためより難しくなる。そのため、クロムレスの位相シフトマスクを採用しており、同様に110nmまでの露光プロセスはできているようだ。露光装置には200mmウェーハ対応の蘭ASML社のKrF 露光装置「PAS5500/750G」を採用している。

  本当にフラッシュメモリーに対抗できるか？

　米Intel社と米AMD社/富士通の傘下である米Spansion社が価格競争を行った結果、NOR型フラッシュメモリーの市場価格が大幅に下落している。そのため、東芝はフラッシュメモリーをNOR型からNAND型に生産をシフトするという。しかし、韓国Samsung Electronics社や韓国Hynix Semiconductor社がDRAMからNAND型フラッシュメモリーに生産を本格的にシフトしたら、NAND型フラッシュメモリーでも同じことが起こるという見方が強い。Matrixは、事前にプログラムされたコンテンツ配布やCD-R/DVD-Rのような消耗品としてのブランクメディア、組み込みストレージ分野の市場をターゲットに低価格、利便性や開発スピードでフラッシュメモリーやマスクROMに対抗しようとしている。MatrixがNAND型フラッシュメモリーの市場価格が大幅に下落する前にOTPメモリーを広く普及させることができれば、おもしろいことになりそうだ。今後のストレージ分野の行方に目が離せない。

  セミナーのお知らせ

　Semiconductor International日本版が主催する「次世代メモリーの行方」と題したテクニカルセミナーを2005年7月22日に開催します。米Matrix Semiconductor社の高密度三次元メモリーについて講演が予定されています。詳しくは弊誌ホームページ（http://www.sijapan.com/seminar/）をご覧下さい。
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参考文献
1. Electronic Business 12月号“相次ぐ半導体研究開発工場の共有プロジェクト”p.14
2. Semiconductor International 日本版 5月号“ビア、スルーホール利用の完全三次元パッケージ技術”p.52
3. Semiconductor International 日本版 6月号“三次元パッケージ技術：パッケージ積層用CSP”p.48

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