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2005年8月号
困難を極めるデバイス設計、
カギを握るDFM
　DFMの登場で半導体業界は騒然としている。IC設計は常に製造のためのものだった。しかし、歩留まりやタイミング、性能の問題が重要になるなかで、設計と製造という2つの世界の協力体制ムードが高まってきている。
Laura Peters
OPC（Optical Proximity Correction: 光近接補正）のアート表現。RET（Resolution Enhancement Tech-nique：超解像技術）の応用は、180nmノード以下でのパターン忠実度を確実にするためには急務である
（出展：米Mentor Graphics社）
　130nmノード以降、設計がますます複雑になってきているため、製造側との摩擦が生じてきている。この結果これは何度もの再設計が必要となり、歩留まりの大幅な低下を誘発し、最終的には、新しい領域のDFM（Design for Manufacturing）に至る。もちろん、DFMは目新しいものではない。回路は、今までも常に製造のために設計されてきた。今新しく起こっている問題は、精密に設計され、厳格に従われる設計ルールやレイアウトと、Si上にプリントされたチップの歩留まりとの間の不釣合い、ミスマッチである。主要な原因は露光波長以下のパターンを形成するサブ波長リソグラフィだが、どうやらそればかりではなさそうだ。
　欠陥メカニズムの変化やプロセスウインドウの縮小、供給電圧の低下、パワーインテグリティ等の問題があるため、設計側と製造側が互いに手を取り合って良好な関係を築くことが必要になっていた。「設計者の立場から見ると、物事はどんどん難しくなってきている。製造から戻ってくるプロセスウインドウが非常に厳しくなり、設計手法を得るのが難しくなってきている。こういう例があった。すなわち、設計許容度が非常に大き過ぎて、90nmから65nmに移行しても何のメリットもないという例があった。これは性能上の利点を全く失ってしまっているからだ」と米FEI社の子会社米Knights Technology社の統括マネージャDave Campbell氏は語る。
　米Cadence Design Systems社のマーケティングビジネス開発担当バイスプレジデントMark Miller氏は次のように付け加える。「実際の歩留まりは、テストチップのプロセス歩留まりとかけ離れていた。その結果、設計チームは急遽、パワーインテグリティ、リーク電流、エレクトロマイグレーション問題、低電力供給モデリングなど、以前は心配のいらなかった周辺特性についての全く新しい一連の問題に取り組まなければならなかった」。
　DFMが取り上げられるその他の主な理由は、システマチックなメカニズムによる歩留まり損失が大きいことである。これは、初期歩留まりと最終歩留まりの低下につながる。測定方法や歩留まり管理が進歩しているにもかかわらず、プロセスの世代を追うごとに悪化の傾向にある。1）「システマチックなパターンに依存する歩留まり損失は、“加工パターンの制限による（feature-limited）”歩留まり損失とも呼ばる。その原因はまさに設計レイアウトにあり、従来の0.25μｍでの欠陥による歩留まり損失を超え始めている」と、米KLA-Tencor社の「DesignScan」および「Reticle and Photomask Inspection（RAPID）」プログラムマネージャHarold Lehon氏は語る。「90nmリソグラフィでは、パターンに起因した歩留まり損失は欠陥による歩留まり損失量の3倍になる。これは、パラメータ歩留まり問題に取り組む前に解決しなければならない重要な問題である」。
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　同氏は、顧客がこう言っているのをよく耳にするという。「マスクやウェーハに転写する前に、設計したものが製造できるかが分かるツールが欲しい」。製造現場では、技術者は設計に関する問題を解決し続けることができない。「電気的な設計を目的とした情報が下流の製造現場へ移るという話はよく聞く。しかし、それが実際に適用されるのはずっと先になるだろうと考えている。まず機能上の歩留まりを解決してからパラメータ歩留まりの改善に移行すべきだ」と同氏は言う。
　しかし、設計コストはうなぎのぼりに増加している。米LSI Logic社のテクノロジマーケティング部門のディレクタBob Madge氏によれば、90nmデバイスのNREコストが150万ドル以下であるのに対し、65nmノードでは400万ドルに達するという。同氏は、検査までを含む全設計コストは90nmで3000万ドル、65nmではまだ不明という。したがって、ファブレス企業が新しい設計を半導体メーカーに持ち込む場合には、主要な問題は歩留まりの低さだけではなく再設計にもあり、それは何百万ドルもの損失となる。小規模な企業では、再設計が命取りになる可能性がある。
　最終的にはDFMは、複数のフィードバックループのある循環サプライチェーンになる（図1）。「従来、DFMのサプライチェーンはトランジスタ･モデリング、プロセス信頼性認証、IP（Intellectual Property）シミュレーションおよび検証、プロダクトスキュー解析、パラメータモニタリング、製品デバグ、不良解析からなっていた」とMadge氏は語る。「しかし状況は変わった。設計および製造フローの基本要素である配線遅延モデリングやパワーモデリング、パッケージ特性、プロセス-レイアウト歩留まり特性、歩留まりと信頼性のための設計、欠陥ベースの検査、信頼性モニタリング、最新歩留まり解析などの技術が、DFMにおける課題を解決し、製品化までの時間やコスト、品質目標を満たすためにすべて必要である」。
図1　(a)過去の設計、製造、デバグは極めて単純である。(b)現在、設計、製造、テスト、故障解析の各要素が複雑になってきている
（出展：米LSI Logic社）
　現在、フィードバックループは後工程のテストよりもリソグラフィなどの前工程に重くのしかかっている。しかし、これらの連携が量産工場で歩留まりを最大限に上げることができれば、DFMは実現されたことになる。
　最重要視されている問題は、露光波長未満の加工寸法を持ったパターンをSi上に正しく転写できるようにすることだ。このプロセスには、設計者、EDA（Electronic Design Automation）ツールメーカー、OPC（Optical Proximity Correction）設計者、露光装置メーカー、マスクサプライヤの協力が必要である。ウェーハに転写される加工パターンは露光に使用される光源波長よりも小さい。「転写するパターンとは異なるパターンを描画しなければならない」と独SIGMA-C社のマーケティング&ビジネス開発担当バイスプレジデントThomas Blaesi氏は言う。「我々はOPCを適用しマスク作成後に、ウェーハへパターンの転写を行っている。180nmから始め、現在65nmに至っているが、不良が増加している。リソグラフィの問題や歩留まりの挙動、パターンにOPCがどのように転写されるかが分からないことがその理由だ」という。

プロセスのばらつき

　プロセスのばらつき問題がなければDFMは多分存在しなかっただろう。しかし、プロセスウインドウの縮小、OPCとPSM（Phase Shift Mask）に関連する不整合、新しいプロセスや材料により発生するばらつきにより、DFMへの要望が高まった。マスクからウェーハまでが統合されたインフラからなるソリューションを、蘭ASML社、同社子会社の米ASML MaskTools社、Cadenceなどが提供している（図2）。
図2　スキャナの特性がスキャナ・シミュレーションおよび最適化ソリューションに入力される。これによりスキャナのセッティングが最適化され、光源条件の最適化を助ける。これらが、フルチップ･マスクデータ前処理ソリューションに設計データとともに入力され、全てのRETが適用される。その後、情報を所定のマスクデータ形式に落としマスクメーカーがマスクを製造できるようにする（出展：ASML MaskTools社）
　Madge氏はプロセスのばらつきがデバイス性能に及ぼす影響についてこう語る。「リソグラフィの影響でゲート長のばらつきや駆動電流のばらつきが発生する。このばらつきで設計の特定の部分の焦点がぼけると、チップ上やトランジスタ間、チップ間でパラメータのばらつきが大きくなる可能性がある。パラメータばらつき増加は今年40％に達する見込みで、さらに増加傾向にある。CMP（Chemical Mechanical Planarization）工程では、チップ内部での密度のばらつきを防止するために厳しい密度制御が必要で、現在、ダミーフィルへの切実な要求が高まっている。
　「チップ上でのパワー密度のばらつきや、チップ間での温度や熱流束の大きなばらつきもある。これは、信頼性の保持や通電テストの効力のために温度制御が厳しいところでは重大な問題を引き起こす可能性がる」。興味深いことに、例えば、ビアのストレス誘起ボイドによる故障率は、設計ルールの非常に小さな変更に依存して予測できない挙動を示すと同氏は言う。「設計事情が徐々に変わることにより、故障率は、非常に低いところから非常に高いところまで一気に変わる可能性があり、他の設計ルールでの故障についてもよく理解しておくことが、設計における信頼性や歩留まりの確保に重要である」。
　プロセスばらつきに関する最初のアプローチは、「コーナーズ（corners）」と呼ばれるものだった。「プロセスの最良ケースと最悪ケース、典型的ケースをこれらのプロセスばらつきによる影響を一つにまとめるために仮定した。このブラッケティング手法（Bracketing Approach、腕木手法）は、90nmノードでは機能するが、65nmになるとブラッケティングの空間が多次元になる。そのため、チップ動作の仕方を決定するために、これら全プロセスが抵抗、容量に与える影響を考慮して、確率的な手法を取り入れなければならなかった。この結果、統計に基づく抽出になった」と、CadenceのExtraction Technology部門のプロダクトマネージャRachid Salik氏は言う。「統計的アプローチはメタルやILD（Interlayer Dielectric：層間絶縁膜）の厚さなどのプロセスパラメータのばらつきを伴うだろう。そしてそれを、テストチップの他のスペックの変化に合わせて、電気的パラメータ（例えば、抵抗や容量）の平均と標準偏差に変換する。タイミングやシグナルインテグリティーの解析ツールは、この解析を行うためには、統計的な抽出データを処理しなければならないだろう」。
　設計上でのプロセスばらつきの影響を理解するための主要構成要素は、製造プロセスの調整とモデリング、およびそれらの情報の設計サイドへフィードバックすることである。Lehon氏はいう。「我々のシステムでは、リソグラフィのプロセス全体に渡ってパターン形成方法を決定するモデルを使って設計データを検証することができる。CD-SEMの専門知識があるので、リソグラフィの調整を独自に行い、調整されたシミュレーションモデルを設計サイドに直接供給することができる」。また、今ある多くのEDAツールでは、設計側は製造側からの情報を信頼して調整を行う必要があると付け加える。「我々の見たところ、リソグラフィへの深い知識がないならば、製造サイドから上がってくる情報の質は非常に疑わしい。そのため、設計側でのシミュレーションに使われるリソグラフィモデルの調整を行うために、何度もやり直しをしなければならなくなる」。
　次に、Lehon氏は設計を考慮に入れたプロセス管理への移行について語った。「ホットスポットの識別についてはよく語られるが、これは最初OPCツールから出てくる。これらのホットスポットは、数千個もあり、ルール違反と判定されたものである。これらは下流工程に送られモニターされる。しかし、加工パターンと故障の関係についての知識があれば、ルールではなくリソグラフィモデリングでサンプリングを限定し、プロセス制御ツールを問題の領域に向けることが可能である」。
　米Synopsys社の「TCAD DFM」ソリューショングループのディレクタDipu Pramanik氏は、65/45nmになると問題になるのは、回路の性能全体に影響を与えるレイアウトだけでなく、プロセスや装置からのばらつきである。このため、メーカーが歩留まりを保証するために、プロセスを設計ごとにわずかに調整し、設計特性と設計の重要要素を関連付ける相互的な関係とシミュレーションが必要である」。
図3　ＣＤに多少のばらつきがあっても、目標とするIon/Ioffを分っていればHALOインプラントなどの他のプロセスを微調整することで所望の電気的結果を得ことができる（出展：米Synopsys社）
　「デバイス性能のIonとIoffが重要なパラメータになっている。これらのパラメータに影響を与えるものを調べる場合には、 CDだけではなく、いくつかのプロセスステップを調べる必要がある」と同氏は説明する（図3）。「シミュレーションモデルを使用して全プロセスステップの管理限界値を同時に決定するとデバイスのパラメータ歩留まりを最適化でき、そのプロセスステップを管理することができる。このようにして、プロセスエンジニアは生産ラインで歩留まりを上げることができる。
　米MoSys社のCTO Wing Leung氏は、「埋め込み型の高密度メモリーの世界では、機能だけを考えて設計してはいけない。メモリーIPは全プロセスコーナーに渡って良好に生産されなければならず、指定パラメータにおける動作の信頼性がなければならない。我々は透過的エラー訂正（TEC：Transparent Error Correction）を各メモリーマクロに使用して、製造欠陥および早期故障によって生じた破損データを修正する」と語る。
　米Mentor Graphics社のDesign to Silicon部門バイスプレジデント兼統括マネージャのJoe Sawicki氏は、「我々は、プロセスばらつきについて3通りの取り組みをしている。ばらつきの削除、ばらつきのモデル化、ばらつきのモニタリングである。例えば、リソグラフィによるデバイス内のばらつきを実際に設計者が考慮できるようにしている。それによって、異なる方法でセルをレイアウトすることにより、ばらつきを最小化できる。モデリング側からプロセスばらつきが内在するパラメータモデルを作ることができ、それがより厳密な方法で統計的タイミングに導入される。そして最後に、ばらつきにより敏感な領域に目印を付け、量産ライン上でそれらをモニターすることが可能になる」。
　結局は、故障解析と連携したDFMで設計することになる。米Knights Technology社のCampbell氏は、「プロセスばらつきに起因した多くの問題が存在する。そのため、大量の検査データを観察し、いくつかの問題の要因と見られる情報を収集する手法を生産ラインに置くことが重要である。このようにすることで、量産工場は監視すべきプロセス領域を見つけることができ、そのデータをモデル向上の方法として設計者に戻すことができる」。

OPC

　OPCは、設計の複雑さに対応するためにルールベースからモデルベースの補正に進化した。「今、さらにアグレッシブなOPCを使用しなければならなくなっている。補正が正確かどうかは問題の1つに過ぎない。一連の問題に対してOPCが十分かどうか、あるいはそこに至るのにどのくらいの時間がかかるかなど、問題は増加し続けている」と、米Aprio Technologies社のマーケティング&セールス担当バイスプレジデントRandy Smith氏は言う。90nmでのモデルベースOPCへの移行は、複数の超解像技術（RET：Reticle Enhancement Technique）補正の繰り返し（シミュレーション、エッジ移動、再シミュレーション等）を含む実行時間が、設計がマスクデータの前処理領域に入ってから90nmノードの製造の始めまでに（RET補正とこれらの補正の検証を含み）最高3週間までかかる可能性がある。「本当に恐ろしい事態は65nmで起こる。合計時間が6週間、計算の仕事量は90nmの約50 CPUに対して、65nmでは約150 CPUが必要になる」と同氏は語る。
図4　付加的ＲＥＴは、レイアウトの必要な１セグメントだけを置き換えることにより機能する。局所的補正と既存の良好なOPC情報を再使用することで、OPCの応答時間を大幅に削減できる
（出展：米Aprio Technologies社）
　この時間を多少なりとも短縮する方法は、RETの数を増やすことである。「通常、OPCレイアウトで何らかの補正があると、全マスクレイヤをやり直さなければならない。我々のシステムでは、リコンフィギャブルOPC技術を使って局所的に補正を行うので、設計者は既存のOPC情報を再使用することができる」と同氏は言う。この技術は、望ましくない領域を置き換えて、置き換えた領域の周辺領域を修復する（図4）。この手法の応用には、マスクの補正（技術変更の指示、すなわちECO：Engineering Change Order）、量産工場での新ラインへの再構成、検証および補正を含む。「検証および補正によって、設計者はOPCレイヤを処理し、検証ツールを稼働して修正が必要な問題点を見つける。現在は、これらによりグローバルなセッティングも変わり、すべてのレイヤを再び実行している。しかし、問題解決しても新たな問題が発生する。これに代わって、局所的な補正をすることが可能になる」。量産工場での新ラインへの再構成は、同一チップを他の量産ラインで立ち上げる場合に実施される。マスクのセットを単純にコピーする代わりに、OPCを特定の量産ライン用に調整することができる。例えば、露光装置のレンズの違いなどにも対応するようになる。RETソフトウエアは、他のメーカーの既存のOPCツール上で、多くの制限を加えることなく使用できるようになっている。
　特定の型の補正を数回繰り返せば、それをレシピと考えることができ、その情報を元のOPCセッティングの変更に使用することができる。「現在、陥りやすい問題は、1つの設計を手がけ、問題が起き、OPCセッティングを変更し始めたときに、次の設計で使用するレシピファイルを変更していることである。それによってOPCのレシピは絶えず変化し、それぞれに異なる種々の問題をかかえた設計を手にする可能性がある。そのため同じ設計を3月と11月に実行しても、結果は決して同じにならないだろう」とSmith氏は説明する。
　これまでのOPCツールは、パターンをプロセスウインドウ全体で正確に転写する必要があるとき、最良の焦点と露光点で想定し補正が行われていた。「その代わりに、CD均一性やピンチング、ブリッジングといった問題を見つけ、それらを仕様通りに戻すための特別な補正を実施するために検証ツールが必要になっている」と、Sawicki氏やLehon氏は語る。「我々のシステムでは、1つのOPCツールからの出力を得てそれをシステムに通して最良な焦点と露光のシミュレーションを行い、その後プロセスウインドウをシミュレーションし、正しく転写されないと識別されたパターン35箇所を処理する。これはユーザーに、プロセスウインドウを通して正確にパターンが転写されるように立ち戻り、OPCを修正するオプションを提供する」。
　Madge氏は、OPCモデルのもう一つの限界を指摘する。通常は、マスクノイズと線量のばらつきを考慮していないことである。「OPCモデルを介して明らかになる、配線構造に歪みを引き起こす一連の問題がある。また、露光装置の内部でこれらの歪みが使われることが、チップ間またはウェーハ間のプロセスばらつきの一要因になっている」とMiller氏は語る。
　OPCツールが機能する過程でその他の現象も起こる。「RET/OPCツールにはエッジやモデル形状を他の位置に自由に分けることが可能だが、マスク制限は、移動したい場所への移動を阻止する。このため、そういう領域がどこにあるか、また、CDのばらつきやプロセスウインドウの縮小がどれだけコストに影響するかを検証できる。これは65nmの顧客にはとても重要である」と、Sawicki氏は言う。
図5　OPC適用後　緑色の線は元のレイアウト、青色の線は解像度未満のアシストパターン、中央の長円形はスキャッタリングバーの残留を示している。設計者はブリッジング問題の可能性を画面上に図示できる
（出典：米Cadence Design Systems社）
　図5は、解像度未満のアシストパターン（青色）を施した場合と元のレイアウト（緑色）を示している。設計者には加工残留（中央のピンク色）が残されているが、これらはブリッジング問題の可能性があるので警告が出されるべきだ。「設計者には禁止されたピッチの存在が分からない。画面のちょうど中央にスキャッタリングバーの残留が見られる。これは、ルールベースの配置を行う場合に、設計者が、それら自身に問題が発生する場合があることを認識する必要性を意味している。ブリッジングの可能性がある領域が形成される場合、そこに警告フラグを出す必要がある。65nmや45nmのライブラリを配置する場合には、セルが配置されてから通常1年半後のテープアウト時点にではなく、この時点に警告フラグが必要」と、CadenceのDFMシニア技術マーケティングマネージャのWolf Staud氏は語る。
　インドSoftin社のマーケティング&ストラテジー担当バイスプレジデントKamal Aggarwal氏は、多くのDFM EDA企業が、レイアウト後の量産可能性に関連した解析ツールを開発していることに注目する。それらの開発ツールのためには、複雑な幾何学処理を行うための基本ソフトウエアを開発する必要がある。ツールの要求に合うデータ構成を選択することにより開発コストの削減が図れる。
　設計が実際のデバイスの電気的性能に密接に関係しているほど良い。米HPL Technologies社の社長兼CEO Cary Vandenberg氏は、セルまたはチップのレイアウトを取り込む製造のしやすさに関するシミュレータについて語る。レイアウトのリソグラフィシミュレーションを実行し、位置合わせのずれ、デフォーカスパラメータ、エッチパラメータ等の影響を推測する。「この情報はトランジスタネットリストに外挿され、それにより、トランジスタレベルのシミュレーションを実際のSiネットリスト上で走らせることができる。また、レイアウトにOPC技術を適用し、異なるOPC戦略の採用を評価し、デバイスの電気的性能を制御する機能もある」。
図6　リソグラフィプロセスはプロセス最適化のためにモデル化され（図中下部）、データはデータベースに格納される。その後、OPC後に広領域のシミュレーションを実行する設計/OPCエンジニアが使えるようにする（出典：独SIGMA-C社）
　OPCには、そのほかに、ウェーハ上での小さいパターンの検証の問題があった。Blaesi氏は、「我々は、プロセス開発を加速するために、設計者が20×20μm程度のパターンを検証できるシミュレーション技術を扱っている。空間像ならば、レジストなしのパターン画像で100×100μmのパターンを検証することが可能」。このような製品は、Siレベルでの正確さを求めた広領域のリソグラフィシミュレーションパッケージ（図6）と接続して、他のOPC設計を検証することに使用できる。「これは検証の検証だ」と同氏は付け加える。

DFMのコミュニケーション・ギャップ

　設計と製造の間のコミュニケーションを伝統的に分断してきた“壁”のため、DFMは技術的な側面よりも、おそらく組織的側面とビジネス側面に課題が多い（図7）。「組織的側面は、チップ設計、マスクメーカー、プロセスエンジニアが使用する異なる略語に現れる。RTL（Resistor-Transistor Logic、Register Transfer Level）、DRC（Design Rule Check）、OPC（Optical Particle Counter、Optical Proximity Correction）、NRE（Nonrecurring Engineering）、MEEF（Mask Error Enhancement Factor）、CDU（Chemical Dispense Unit）、DOF（Depth Of Field、Depth Of Focus）などであり、エンジニアは自分が属する領域での固有の言語を持っている。設計と製造をもっと近づけるために、エンジニアへの横断的トレーニングと革新的報酬・評価方法を備えた新たな組織構造を考える必要がある」と、米ASML MaskTools社の社長兼CEO Dinesh Bettadapur氏は語る。
図7　DFMは、正しいビジネス手法（パートナーシップ、インセンティブ）と、組織的構造（横断的トレーニングと促進/異なる分野をつなぐことへの報酬）と、技術的ソリューションからなる多次元的な問題である。

　現在、設計会社、マスクメーカー、量産工場の間に存在する「窓のないサイロのような自己中心的なスタイル」の間を先駆的なエンジニアによって橋渡しされるようになるだろう。「認識はあるが、この分野はまだ初期の段階である」と同氏は言う。ビジネスの側面から見て、リスクと顧客-ベンダー間で共有する報酬を伴うビジネスモデルについて同氏は語っている。重要なことは、この共有は製造のフェーズだけではなく、1つのプロジェクトの全開発フェーズで行わなければならない。成功するビジネス手法は、同氏によれば、統合化した財務計画とROI（return on investment：投資利益率）も含んでいる。
　Madge氏は、DFMのビジネスの課題は、製品の投入時期、NREコスト、設計ツールコストおよび設計リソースの削減、大容量での低コスト化のロードマップ、再設計の回避にまとめられる。最も重要な技術的課題は、製品の差別化、多重機能の統合、タイミングクロージャ、パワー条件への合致、製品信頼性、およびこれらすべてを製品の目標寿命のうちに達成することだと同氏は強調する。
　「これらの分野でより多くの企業が協力作業を始め、自然に淘汰され、一つの新しい標準が形成される。しかし、何もないところに新しい標準を決める必要があるのかどうかは、明らかでない。例えば、設計に受け渡すべき製造情報は、ファンダリーとファブレスが独占したままになるだろう。
　面白いことに、DFMに新規参入してきた50余りの企業の見通しによれば、DFMは2005年の半導体市場で最も魅力的な分野であるという。しかし、最終的に、DFM市場のどれほどが既存のEDAや製造市場と独立した存在になるだろうか。「現在の発展段階では、新たな市場を形成するのか、既存の市場を引き継ぐのか、それぞれのパイは必ずしも成長せずに金銭が一方から他方へ移動するのかは不透明である。しかし、DFMが大きな市場潜在力を持つことは明らかである。DFMは、65nm以降の設計とプロセスに関連するいくつかの課題を解決に導く可能性があるからだ」とBettadapur氏は語る。

DFMソリューション

　DFMはパラメータ歩留まりやシステマチックな歩留まりのための設計だけではなく、信頼性、検査および診断のための設計を含む。「各カテゴリーは、量産工場の不都合、設計や検査の効力の関数である」とMadge氏は言う。DFMにかかわる問題の各側面を明らかにすることは到底無理だが、図8に現在手にできるソリューションをまとめておく。
図8　DFMはパラメータ歩留まり、システム的歩留まり、ランダム歩留まりのための設計とともに、信頼性、検査、および診断のための設計を含む。この図は現在手に出来るソリューションの多くをまとめた。
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Aprio Technologies www.aprio.com
ASM MaskTools www.asml.com
Cadence Design Systems www.cadence.com
FEI Company www.feicompany.com
HPL Technologies www.hpl.com
KLA-Tencor www.kla-tencor.com
Knights Technology www.knights.com
LSI Logic www.lsil.com
Mentor Graphics www.mentor.com
MoSys www.mosys.com
SIGMA-C www.sigma-c.com
Softjin www.softjin.com
Synopsys www.synopsys.com
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参考文献
1. L.Perters,“Demystifying Design-for-yield”, Semiconductor International, July 2004, p.42.

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