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2005年8月号
多孔質Low-k
インテグレーションのダメージ発生メカニズム
S. Satyanarayana
R. McGowan
B. White
S. Hosali
米Sematech社, www.sematech.org
米Freescale Semiconductor社, www.freescale.com
米Advanced Micro Devices社, www.amd.com
　多孔質Low-k絶縁膜のプロセスに着目すると、エッチング、アッシングおよびCMP（Chemical Mechanical Planarization）が実効誘電率（keff：Effective Dielectric Constant）を悪化させていることが分かる。C原子の低下を定量化すれば、直接の原因となっているプロセスを特定することができる。
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　2004年版のITRS（International Technology Roadmap for Semiconductors）によれば、45nmノードでLow-k絶縁膜（keff<2.6）が使われることになっている。1） 現在Low-k絶縁膜市場では、多孔質および非多孔質Low-k絶縁膜が多岐にわたって提供されている。2）空孔を導入して誘電率を下げるのも方法の1つだ。しかし、空孔をLow-k絶縁膜に入れるとすべてのプロセスで難しくなる。この原因に、機械的強度が不十分なことや、ウェットおよびドライプロセスで発生する汚染に敏感であることに加え、インテグレーションプロセス中に生じるダメージによって絶縁膜の電気特性が悪化してしまうことなどが挙げられる。keffに見られるように、この中には配線間容量に非常に影響するものもある。3） 例えば、エッチング停止層をなくせば、Keffを下げることができる。しかし、絶縁膜へのダメージによるkeffの増加には対策が必要だ。したがって、絶縁膜のダメージやkeffに対してプロセスガスやインテグレーションの影響を解明することが急務となっている。
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　ここでは、絶縁膜のダメージを測定する技術について説明し、Low-k絶縁膜へのダメージ発生原因を特定し、これらが電気特性評価用のウェーハに与える影響をどのように評価するかを説明していく。
　まず基礎的な調査を行い、パターン無しウェーハで絶縁膜へのダメージを測定する方法を確立した。そして、この方法をパターン付きウェーハに適用した。このウェーハは電気試験を行うことが可能で、keffの抽出を行った。このときLow-k絶縁膜にはスピン塗布の多孔質MSQ膜（k〜2.2）を使用した。図1に電気試験に使用した蛇行形状のウェーハ構造を示す。
　電気特性の測定に加えて、この評価のために考案したウェット処理法やX線光電子分光装置（XPS：X-ray Photoelectron Spectroscopy）、透過電子顕微鏡を用いた電子エネルギー損失分光法（TEM-EELS：Transmission Electron Microscopy Electron Energy Loss Spectroscopy）解析を使って、絶縁膜へのダメージを評価した。実験の中には、エッチング時間やパワーなどのエッチングパラメータがダメージに与える影響を調査するため、厚く絶縁膜をつけたウェーハを使用した。

プラズマダメージの測定

　評価方法を選択する上でコストとスループットが重要になる。ダメージを評価するのに最も簡単で速い方法は、希HFでウェット処理することである。ダメージを受けていない多孔質MSQ膜は希HFでエッチングされないが、ダメージを受けているMSQ膜は酸化膜と似た状態になっており簡単にエッチングされてしまう（図2）。ダメージは、ハードマスク（HM：Hard Mask）の幅（a）と最小の線幅CD（b）の差によって定量化することができる。（b）の形状をみると、（c）に比べて多くエッチングされている。これは、エッチングおよびアッシング時に長い時間プラズマに晒されているためである。Low-kのエッチング深さとそれに対応するダメージの比（d/[a-b]）は、深さ/アンダーカットの比として知られている。
図1　蛇行形状を持つテスト構造。この評価のために考案したウェット処理法やXPS、TEM-EELS解析だけでなく電気特性試験に使用
　異なるプロセスガスでのエッチングを比較する場合にもこの比を用いるのもよいだろう。この評価方法の再現性には問題がないが、アンダーカット量が小さくなると大きな誤差を生じる可能性がある。また、微細な構造ではパターンが倒れてしまう恐れもある。このため、比較実験用のテスト構造には、厚いLow-k膜とSiCハードマスクを持つ構造を採用した。このようにすれば、エッチング時間を長くすることができ、十分な調査をすることができる。テスト構造には0.5μmのトレンチ構造を選択した。トレンチ構造ならば十分に頑丈であるため、長い時間HF処理することができアンダーカットが多く入ったとしても問題がない。またパターンが倒れることもない。さらに、エッチングによるダメージを調べるため、C原子の低下がわかるTEM-EELS解析や構造全体の電気特性データも使用した。
図2　ダメージを受けたLow-k膜（MSQ）は希釈HF中で容易にエッチングされるが、上層のSiCハードマスクはエッチングされない。深さ／アンダーカットの比（d/[a-b]）を用いて異なるエッチングプロセスを比較することができる
　次に、絶縁膜のダメージの原因を示し、プロセスパラメータによってダメージの程度が変化することについて説明する。最後に、絶縁膜のダメージと電気特性評価用ウェーハの相関関係について説明する。電気特性評価用ウェーハは、蛇行形状の抵抗と櫛形のキャパシタンスを持った製品でkeffとは比例関係にある。

エッチングによるダメージ

　反応性イオンエッチング（RIE：Reactive Ion Etching）プロセスでは、CxFyHzを主成分にしたガスが多孔質Low-k膜中のSi-CH3結合と反応し、CFxやSiを含んだ反応生成物を生成する。エッチングの後に行うフォトレジストの剥離プロセスで、O2を主成分とするガスがCFx化合物を分解し、COやCO2のような反応生成物を生成する。フォトレジストを剥離するには、O2濃度を上げていくと効率的にCFxポリマーが除去される。
　Low-k絶縁膜の表面上でC原子が少なくなると、Si結合が切断された状態になる。これに周囲の水分が接触するとSi-OH結合が形成される。このように絶縁膜の構造が変化することによって、絶縁膜の誘電率が0.5以上高くなってしまう。
図3　異なるエッチングガスが深さ/アンダーカットの比に与える影響。全てのウェーハについて同じようにハードマスクを開口した後、Low-k膜を30秒または60秒間のエッチングを行った。使用したガスは、ポリマーを生成しないCF4/O2/Ar（HMエッチング条件, aおよびb）と、ポリマーを生成するC4F8/Ar/N2（Low-k膜エッチング条件）のガス（cとd）である。（a）と（b）の深さ/アンダーカットの比は、それぞれ5.8：1（30秒）と8.1：1（60秒）となった。一方、HMエッチング条件では4.0：1（30秒）と3.3：1（60秒）となった
　エッチングガスの違いがダメージにもたらす影響を図3に示す。全てのウェーハについて同じようにハードマスクを開口した後、Low-k膜を30秒または60秒間のエッチングを行った。使用したガスは、ポリマーを生成しないCF4/O2/Ar（HMエッチング条件, aおよび b）と、ポリマーを生成するC4F8/Ar/N2（Low-k膜エッチング条件）のガス（cとd）である。（a）と（b）の深さ/アンダーカットの比は、それぞれ5.8：1（30秒）と8.1：1（60秒）となった。一方、HMエッチング条件では4.0：1（30秒）と3.3：1（60秒）となった。これはLow-k膜をエッチングする深さが増すと、ダメージ領域が著しく広がることを意味している。
　ポリマーを生成するエッチング条件で、プロセスパラメータを変化させた実験を行ない、その結果を表1にまとめた。4）
表1　エッチングパラメータが絶縁膜のダメージに及ぼす影響
エッチングパラメータ
エッチングによるダメージ
コメント
Ar％増加
増加
エッチングの底面に影響
RFパワー増加
減少
異方性が高い
N2％増加
変化なし
エッチングレートとポリマー形成の制御
O2％増加
減少
1％以上でダメージが発生
チャック温度低下
変化なし
ポリマーの厚さを制御。厚くしても効果なし
アッシングによるダメージ

　エッチングプロセスに加えてアッシングを行うと、さらにダメージは悪化する。SEM（図4）は、アッシングを行う前後のCF4/O2/Arエッチングプロセスの結果を示している。アンダーカットと深さが大きくなっているのは、アッシングのプロセスガスに晒された表面がすべてダメージを受けているためである。アッシング時間の効果を深さ/アンダーカットの比から、C4F8/Ar/N2系およびCF4/O2/Ar系の両方を調べた（図4 右）。深さ/アンダーカット比を見ると、ポリマーを生成しないプロセスガスでエッチングしたウェーハは、アッシングプロセス開始と同時にダメージが進行することがわかる。一方、ポリマーを生成するプロセスガスでエッチングしたウェーハは、ダメージを受け始めるまでに〜30秒ほどの遅れがみられる。この結果からアッシングプロセスの初期段階では、ポリマーがアッシングの影響から側壁を保護していることが分かる。アッシングを開始してから30秒後には、ポリマーを生成するプロセスで処理したウェーハでも側壁のダメージが発生しており、その比率はポリマーを形成しないプロセスで処理したウェーハとほぼ同等である。ポリマーを形成しないプロセスでは、アッシング時間が30秒を越えてもダメージ増加はみられない。これは、ダメージがアッシングの初期段階で発生し、自己停止的なものであるためだと考えられる。通常のアッシングプラズマでは、アッシングの初期段階に形成された緻密な膜（ダメージ層）を突き破ることができない。
図4　CF4/O2/Arでアッシングすると深さとアンダーカットが増える。（左）ポリマーを生成するプロセスガス（C4F8/Ar/N2）では、最初の30秒間はダメージから側壁を保護するが、ポリマーを生成しないガス系（CF4/O2/Ar）では直ちにダメージが発生する。（右）いずれの場合も、アッシングダメージは自己停止的なものである
　エッチング後のフォトレジスト除去は、多孔質Low-kインテグレーションで非常に困難な課題となっていた。多くのUltra Low-k（ULK）膜はCを大量に含んでいるため、フォトレジストのアッシングプロセスがULK膜にダメージを与え、反応生成物COxを生成する。
　こうした理由から、従来通りの高温でO2を主成分とする等方性アッシングプロセスをもはや使用するわけにはいかない。現在、半導体業界ではインテグレーションの方法に応じて、非常に異方性の強いRIEかH2を主成分とする等方性アッシングプロセスに移行しつつある。絶縁膜のダメージは、エッチングプロセス時から始まっていることをみてきたが、いっそう深刻なダメージを与えるのは、フォトレジストの剥離（あるいはアッシング）プロセスなのである。これらのプロセスに対して電気特性データを調査した。
　異なるアッシングプロセスでトレンチを一式処理し、金属を堆積させて電気抵抗を測定した。アッシングプロセスと装置の組み合わせを変えて、HFウェット処理したSEM画像を図5に示した。そして、電気抵抗とアンダーカットの相関関係を調査した。アッシングプロセスにより電気抵抗とアンダーカットが大きくなり、keffの増大とも一致している。
図5　異なるアッシングプロセスで処理したトレンチのウェット処理後のSEM画像
　多孔質MSQを用いたシングルダマシン構造で実験には異なる装置3種類を使用し、アッシングプロセスを評価した。
　・容量結合型のエッチング装置 ：N2/H2　40℃
　・ICPスタンドアローン型のアッシング装置：N2/H2　10℃
　・ICPスタンドアローン型のアッシング装置：He/O2　10℃
　・ダウンストリーム型のアッシング装置：He/H2　270℃
　エッチング装置とダウンストリーム型のHe/H2アッシング装置は本質的に均一性が悪いため、オーバーアッシングの割合も多くしなければならない。このダウンストリーム型の等方的なプロセスは、主に温度によって制御されている。ICPアッシング装置は〜3％（1μm）と均一性がよい。
図6　容量結合型のエッチング装置のN2/H2アッシングプロセスした電気抵抗が最低値であった。ICPのN2/H2アッシングプロセスがそれに続く
　電気抵抗は蛇行形状の抵抗および櫛形キャパシタンスの0.125/0.175μm構造から算出した（図6）。容量結合型エッチング装置によるN2/H2アッシングプロセスは電気抵抗が最も低く、次にICPによるN2/H2アッシングプロセス、そしてダウンストリーム型のHe/H2アッシングプロセスとなった。ICPによるHe/O2アッシングプロセスでは電気特性が最も悪かった。これはLow-k膜にダメージがある証拠だ。2つのN2/H2アッシングプロセスを、TEM-EELSで調べた（図7）。Low-k膜のダメージの原因となっているC原子の低下を調べるためである。CのEELSピークが小さくなる一方で、O原子のEELSピークが大きくなっていることが確認できた。
図7　C原子の低下がTEMで見ることができる。CのEELSピークの減少およびO原子のEELSピークの増加が分かる
　EELS解析では、Cuバリア層とLow-k層間絶縁膜（ILD：Interlevel Dielectric）の20nm以内の界面でO原子の高いピークが見られた。2つのN2/H2アッシングプロセスでは、C原子の低下が15nm以内で起こっていた。

CMPによるダメージ

　CuのCMPを行なう場合には、ハードマスク層がLow-k絶縁膜を保護するため、ダメージは起こらないものと予想されている。Cuのスラリーは通常、バリア層もしくは絶縁膜のハードマスクとは高い選択比を持つからだ。しかし、バリア層を研磨する時に、通常オーバーポリッシュされるため、ハードマスクも薄くなる。5）このようなプロセスは、積層構造全体のkeffを最小にするためには必要になるだろう。特に誘電率が高めのハードマスクを使用している場合はなおさらである。図8は、CMPによりハードマスクを薄くしていった場合のキャパシタンスの変化を示している。積層構造の研磨をしていけば、キャパシタンスが減少することが簡単に予想できる。これは、積層構造自体が薄くなり、ハードマスク層のキャパシタンスが小さくなるためだ。しかし、ハードマスクが全く削り取られてしまうとキャパシタンスは上昇し、Low-k絶縁膜がダメージを受けていることがわかる。
図8　ハードマスクが研磨されていくと、Low-k絶縁膜に到達するまでキャパシタンスが減少する。その後、水分吸着によってキャパシタンスは増加する

　プロセスが本質的に水溶性であることを考えると、CMPを行っている間に発生する水分吸着は最も気になる点である。水のk値は非常に高いため、水分が少しでも残っていると積層構造全体のキャパシタンスが大きくなってしまう。このようなウェーハをアニールするとハードマスクがあるウェーハのキャパシタンスは約13％減少する。一方、ハードマスクのないウェーハの場合キャパシタンスが約22％も減少し、ダメージが多少回復していることが分かる。しかし、電気特性評価用のウェーハでは、薄くハードマスクが残ったウェーハと比べて6.5％ほど高い。これはダメージが残存していることを示している。これらの実験から、CMPから直接受けるダメージのすべてが水分吸着に起因しているわけではなく、回復することのできない要素もあることが分かる。
　CMPによる化学的な変化や構造的な変化を直接調査するために、パターンの無いULK膜を使ってCMP前後でFTIRスペクトルの比較を行った。Si-CH3結合とSi-O-Si結合の2つのピークのピーク内面積を算出し、ULK膜の厚さで規格化をした。これらのピーク面積の比（図9）を見ると、C原子が低下してSi-OH基が過剰に形成されていることが分かる。この2つがk値を悪化させている。

結論

　多孔質Low-k絶縁膜のプロセスに起因するダメージに関する調査を行った。TEM-EELSや希HFによるウェット処理法でダメージを物理的に測定する一方で、電気特性評価用ウェーハを使用しダメージが構造全体の電気特性に与える影響について調査を行った。プラズマダメージ量をプロセスガスの性質や拡散率と関連付けた。さらに、これをプロセスに用いたエッチング装置やアッシング装置と関連付けた。容量結合型のエッチング装置によるN2/H2アッシングプロセスは、ICPによるHe/O2アッシングプロセスよりも良好な電気特性を示した。これは、側壁保護膜の制御が低ダメージのエッチングプロセスを開発するうえで鍵となる要素だ。ダメージ発生要因の中で最小限に抑える必要があるのはCMPプロセスである。CMPのバリア層を平坦化していき、ハードマスクを徐々に薄くしていくとキャパシタンスの減少が見られた。しかしLow-k絶縁膜が露出すると水分吸着によってキャパシタンスが増加してしまう。水分除去も試みたが、完全にk値を回復することはできなかった。
図9　FTIRでみたSi-CH3対 Si-O-Siピークの比を見ると、C原子の低下またはSi-OH基が過剰に形成されたことが分かる。これらがkeffを増加させる

　現状のインテグレーション方法と多孔質ポーラスLow-k絶縁膜、一連のプロセス装置では、絶縁膜のダメージは側壁に沿って約30nmである。65nmノードで検証した結果を45nmノードの寸法に当てはめると、寸法の約半分がダメージによる影響を受けることになる。多孔質Low-k膜のインテグレーションを成功させるためには、ダメージ層を5nm以内に抑えることが重要である。新しいLow-k絶縁膜や空孔率の高い材料ばかりに注目するのではなく、ダメージを最小限に抑える必要性のあることを強調したい。インテグレーションの方法において、よりダメージの少ないプロセスを探求していくことが重要になることを付け加えておく。
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Sri Satyanarayanaは、米Sematechの技術研究員の一員。現在は配線技術部門でLow-k絶縁膜のポアシーリングについて研究を行っている。その前はSematechでリソグラフィに携わっていた。米テキサス大学アーリントン校で化学博士号を取得している。
E-メール: sri.satyan@sematech.org
Ricky McGowanは、Sematechの配線技術部門でLow-kエッチングの開発を行なっている。それ以前は米Freescale Semiconductor社に20年間勤務しスコットランドやドイツ、米国での業務経験がある。スコットランドのペーズリー大学で化学学士号を取得している。
Brian Whiteは、2002年7月に米AMD社からSematechに派遣されている。300mm Low-kエッチングやアッシングに携わってきた。1998年から米テキサス州オースチンにあるAMDに勤務。米テキサス州立大学で物理学修士号を取得。現在は、米Spansion社に勤務している。
Sharath D. Hosaliは、SematechでCu/ULKのCMP開発を担当している。以前は、蘭Phillips　Semiconductor社からSematechに派遣、米Rohm and Hass社のCMP技術部門の科学者として勤務。米レンスラー工科大学で物質科学博士号を取得している。
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参考文献
1. International Technology Roadmap for Semiconductors, Semiconductor Industry Association, 2004.
2. L. Peters, “Solving the Integration Challenges of Low-k Dielectrics ,”Semiconductor International, November 1999, p. 56.
3. B. Kastenmeier, K. Pfeifer and A. Knorr, “Porous Low-k Materials and Effective k ,” Semiconductor International, July 2004, p. 87.
4. R. McGowan, “Dual Damascene Porous Low-k Etch Development,”NCCAVS Plasma Users Group Meeting, October 2004.
5. R. Baker, “Topography Control Using Sacrificial Capping Layers,”Solid State Technology, August 2004.
6. N. Klymko, “Vibrational Spectroscopy of Ultra-Low-k Dielectric Materials,”Future Fab International, 2004, Vol. 17.

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