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2005年8月号
配線のパラドックスを解決する三次元IC
John Baliga
　配線技術がMPUやその他の最先端チップのコストや性能を決定する。また、配線層に対する制約は、微細化が進むほど厳しくなる。配線が引き起こす課題に3次元設計で取り組むべき理由、そしてそれらが有効である理由を明らかにする。
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　チップの設計や製造工程で数多くの課題の中心にあるのが配線技術だ。配線は、最終的にはムーアの法則を実現するカギを握るトランジスタの密集にも歯止めをかけることができるだろう。まもなく、トランジスタは配線に合わせて、かなりの間隔を空けて配置しなければならなくなる。こうなると、性能の向上はトランジスタの速度よりも構造や効率に大きく左右されるようになる。
図1　130nm 6層Cu配線では、高アスペクト比や配線の太らせなど、性能を最適化するための工夫が施されている
(出典：米Intel社)


現在のアプローチ

　最先端ICの場合、性能は上部配線層にある長いグローバル配線に律速されている。Cu配線やLow-k層間絶縁膜を使用しても、このようなグローバル配線のRC遅延を低く抑えるには何らかのテクニックが必要である。例えば、配線層をできる限り厚くすれば各層の体積は大きくなる。また、必要なところで少し太くするなどの方法もある（図1）。1）
　Xイニシアチブが推進する斜め配線技術、Xアーキテクチャはこの問題に必要とされていた解決策を提供する。45度の角度を追加すすることでグローバル配線長を最小にすることが可能だ （2005年6月 Ｆeatures−「Xアーキテクチャ、斜め配線技術の幕開け」参照)。チップ内のネットワーク化、イントラチップ・ネットワーキングも複雑な設計を処理するためのアプローチであり、これも配線による制約に対応できるかもしれない。米Sonics社では、ソケットプロトコルを市場に導入した。これは現在では米Open Core Protocol International Partnership社(OCP-IP)が運営しており、複雑な設計の製品化までの時間を短縮させることを目的としている。イントラチップのネットワーク化は、必要な配線数が少なくなるように配線を常に使用するための手段として提案されたものでもある。2）3）さらに、高速信号伝達技術を使用すればグローバル配線はさらに効率化できる。4）
　使用可能な手法で手を尽くしたとしても、設計者はさらに1層を追加しなければならないことがある。これはコストの増加につながる。追加層の使用を避けたい理由は多々ある。ICが有することのできる配線層の数には、ある時点で限界が出てくる。層を追加すれば層間剥離の可能性が高くなり、層を追加すればするほどLow-k膜で低くなっている機械的安定性がさらに低下してしまう。

配線のパラドックス

　配線層の数そしてグローバル配線の密度の限界を考えると、グローバル配線によってチップ面積はたちまちトランジスタに必要な大きさよりも、さらに広くならざるを得なくなる （図2）。各配線およびその下にあるトランジスタとの平均間隔に影響が出ていくる。
　最先端ICの平均トランジスタ間隔は、配線構造によってすでに決定されている。残念ながら、平均的なトランジスタの間隔はすぐにでも非常に広くなり、ウェーハ1枚あたりのチップ数は減少していき、微細化によるチップの小型化というメリットもすべてなくなってしまうだろう。
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3-D IC

　三次元（3-D）配線が、あらゆる目的を達成すべく様々な形態で研究されている。貫通ビアを特徴とする3-D IC（図3）は5）、配線のパラドックスを解くカギとなると期待されている。この問題については、過去何年にもわたり多数の大学や工業研究所で研究が行われており、最近ではこの話題に関する2つの会議が開かれた。現在、3-D IC技術を量産技術として提供している企業には、米Tru-Si Technologies社、米Ziptronix社、米Terrazon Semiconductor社などがある。
　3-D IC技術では、完成したチップまたはウェーハをそれぞれに接合する。1枚のウェーハから優良ダイが選ばれ、それがDie-on-Waferの手法で小片化されていないウェーハの優良なダイ上に配置される。Wafer-on-Waferの手法では、直接ウェーハが接合されるため、高いスループットが見込まれるが、接着手段によってはリスクも大きくなる。
　3-D IC技術を検討している研究者のほとんどが、これらの技術を有望と見ているようだ。しかし、3-D ICで言われ続けている問題の1つに、貫通ビアにより多数のトランジスタが犠牲になることがある。だがこれも、トランジスタが密集している場合に限り、逆に次世代では設計技術により配線の制約によって「無駄なスペース」が生まれているかもしれない。
　この「無駄」は、トランジスタやローカル配線ではなくグローバル配線によって決定される。平均トランジスタ間隔は広くなるが、ローカル配線間隔は異なる可能性がある。トランジスタと低層の配線をグループ分けすることで、あまりスペースを犠牲にすることなく配線ビア用のスペースを確保できる（図4）。この方法を実践するには中間層の数など多くのことを勘案する必要があるが、それでも調査に値する方法であろう。
　今後登場する回路は配線によって性能が制約されていくため、トランジスタ間の無駄なスペースをできるだけ少なくしようとは考えずに、設計を最適化するためのスペースと考えるべきであろう。
図2　製造・信頼性に関する懸案事項がメタル層数に制限を加えるような場合は、グローバル配線に対応すべくチップサイズが増加し、結果としてトランジスタ間の平均間隔は広くなる
歩留まりの問題

　ウェーハオンウェーハの集積では最高のスループットが見込めるが、歩留まりは非常に低くなる可能性がある。例えば、チップの歩留まりが90％のウェーハを4枚重ねると歩留まりは66％まで低下する可能性がある。この場合の90％の歩留まりと66％の歩留まりは別の物に対する歩留まりなので比較するのは妥当ではない。図5に示す例を見れば明らかになる。あるチップを実装する方法の1つとして、20mmの正方形のダイ1枚がある。もう1つの方法としては、10mmの正方形のダイを4枚重ねることである。図5の例ではウェーハ1枚当たり5個のキラー欠陥が発生するプロセスを使用して、200mmのウェーハ上にチップを製造する場合の典型的な結果を示している。同数のウェーハが同数のチップを有し、同数のチップが失われるなら、チップの歩留まりはほぼ同じとなる。どちらの場合も歩留まりは許容範囲外までに低下する可能性があるが、3-D ICの歩留まりはシングルチップのICにくらべて劣るわけではないことが分かる。
　ウェーハレベルのテストの進歩が解決策を提供できるかもしれない。ウェーハレベルのテストによって不良チップを識別できれば、同じ欠陥分布のウェーハをお互いに合せることができる。これにより優良なダイの損失を効果的に最小限に抑えることが可能になるため、3-D ICの歩留まりをダイの歩留まりに近づけることができるかもしれない。
　当然のことだが、歩留まりの問題はこれだけではない。接合プロセス自体に起因した歩留まりの低下もでてくる。接合プロセスの歩留まりに関する問題に、この時点で回答するのは困難である。3-D集積技術の選択には、コストと歩留まりの間にトレードオフがあるようだ。
図3　3-D ICは、この断面図で示すように貫通配線を特徴としている
(出典：米Tezzaron Semiconductor社)

　インテグレーションの方法は、ビアファースト法とビアラスト法という2つの方法に大別できる。ビアラスト法の場合は、積層されてからウェーハ内にビアが形成される。この方法では、全体的な歩留まりはむしろ高くなる。ビアファースト法では、ビアが前工程中に形成・充填されるか、またはウェーハ接合前にいずれかの時点で形成・充填される。これはビアラスト法のアプローチよりも効率よく、費用効果も高くなる可能性がある。しかしながらブラインドビアプロセスは歩留まりリスクすべてを伴いながら、ビアがダイ内に形成されることになる。
　Tezzaron Semiconductorでは、主にICへのメモリーの追加に3-Dプロセスを採用している。同社は不良のメモリーセルの数を削減する方法を開発した。この方法でウェーハ間接点の不良をできるだけ少なくしている。今後はさらに多くのメモリーが使用されると予想されるため、このような方法が有用になると考えられる。

熱に関する問題

　3-D ICに関する重要な問題の1つに熱除去がある。より多くの発熱したトランジスタが小さな体積の中に入ることになるからだ。3-D ICの各層に高速で動作するロジックが積層されるようなアプリケーションではこれが懸案事項となる。一方でロジックブロック内のホットスポットによってICの性能が制限されるようなアプリケーションでは、3-D実装が有効な場合もある。ICの他の部分は過熱部のヒートシンクとしての役目を果たし、全体的に高い性能を発揮できる。どのような場合でも、3-Dスタック内のダイは通常非常に薄く、熱除去のための熱経路は短くなる。また、貫通接点は熱的なビアとして作用し、熱除去を促進することが可能だ。
　チップ内で発生する熱のうち配線からの割合がますます高くなってきている。これは全体的な容量が高くなっていることが原因になっている。3-D ICで配線長を短くすれば放散が必要な熱量も減るという考え方を推進している研究もある。6）7）現在の熱除去に関する懸案事項の大半は、配線長が短くならないチップのエッジでの接続によるものだ。
図4　ローカル配線の間隔ではなくグローバル配線がトランジスタの間隔を決めるため、チップサイズに少し工夫を加えるだけで配線ビアのスペースを作ることが可能となる
図5　200mmのウェーハ上に形成された400mm2システムのこれら2つの例は、同量のSiに対してほぼ同数のシステムを作成する。デッドダイ(黒く塗られた部分)に接着することによって優良ダイ(×印で消された部分)を損失したとしても、システムの歩留まりはほぼ同じ結果となる
その他の問題や利点

　3-D ICが性能面で最も期待されるのは、お互いのクロックサイクル内により多くのトランジスタを配置できるということだ。8）3次元では、この配置がより複雑になるが、性能を向上させる可能性が大きいため、設計からの見直しに値するだろう。
　3-D ICで考えられる利点は配線の問題の解決だけではない。システムインパッケージ（SiP：System in Package）によるメリットもすべて享受することができるのだ。9）メモリーとロジックを別のウェーハにそれぞれ個別のプロセスで製造することは、それらを同じチップ内に集積するよりも費用が安価になる可能性がある。10）ただし、これにより最適な性能が得られなくなるという声もある。11）同様に、コンポーネントをそれら個々の最適な材料で製造し、後で集積することで性能や費用を最適化にすることが可能だ。12）
　アプリケーションによっては表面の凹凸に注意を払う必要がある。例えば、高速画像処理用のアプリケーションでは、1つの層に検出器が、そしてすぐ下にある別の層に処理回路の第1層が必要となる。これにより検出器が配列内で持つ充填比が向上し、そのアナログ信号はすぐ下にある処理回路に直接送ることができる。
　もう1つ考えられるのは適応コンポーネントモデルである。このアプローチのリスクは大きいが、パッケージの中間にある配線という形ですでに単一ダイと見なされている。 3-D ICの場合は、複数の用途での使用が可能なコンポーネントチップがあると有効だ。
　また、3-D ICはRent's Rule（回路内の信号のI/O数とチップやゲートとの間にある関係を数式化したもの）に対応するもしれないと期待されている。Rent's Ruleの指数に対する2/3の値を仮定し、二次元回路の周囲に一次元的な境界ではなく三次元的な表面境界を使用すると、境界は回路の必要とする速度で設定することができる。13）最近になって3-D回路にRent's Ruleを対応させようとする研究が進んでいる。14）

3-D IC技術の実現が近づきつつある

　3-D IC技術は、次世代のICにとって必要な考慮となる。またその技術は実現しつつある。また、既存の技術では不可能であったアプリケーションも可能になる。8）15）設計工程で配線の制約を受ける側面が大きくなれば、チップ上に空きスペースがあることの無駄を心配するのは無用で、設計を最適化するチャンスと受け取るべきだ。
　3-D ICに対する拡張設計スペースは、現行の設計スペースよりもずっと複雑になる。この拡張設計スペースでこそ、従来のチップで考えられていた解決策よりも洗練された答えや、今まで不可能だったアプリケーションが見つかるかもしれない。配線による制約のある環境下では、焦点はトランジスタを密集させることではなく、単位体積当たりのデータ処理能力の最適化へと移行するのだろう。
　配線の制約からは逃れられない時代に向けて、3-D ICの製造には複雑な設計手法が必要となる。準備を整えるならば、今しかない。
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OCP-IP www.ocpip.org
Sonics www.sonicsinc.com
Tezzaron www.tezzaron.com
Tru-Si Technologies www.trusi.com
X Initiative www.xinitiative.org
Ziptronix www.ziptronix.com
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参考文献
1. S. Chou and M. Bohr, “Intel Technology Briefing”, Nov. 7, 2000.
2. W. Dally, “Interconnection-Oriented Computer Architecture,” Proc,. of the 1999 IITC, IEEE, 1999, p. 15.
3. W. Dally and B. Towles, “Route Packets, Not Wires: On-Chip Interconnection Networks,”Proc. Of the 38th Design Automation Conf. (DAC), June 2001.
4. M.J.E. Lee et al., “CMOS High-Speed I/Os-Present and Future,”Proc. of the IEEE Intl. Conf. on Computer Design, 2003, p.454.
5. R. Patti, “The Design and Architecture of 3-D Memory Devices,”3-D Architectures for Semiconductor Integration and Packaging, April 2004.
6. A. Rahman and R. Reif, “Thermal Analysis of Three-Dimensional (3-D) Integrated Circuits (ICs),”Proc. of the 2001 IITC, IEEE, 2001, p. 157.
7. J. Joyner and J. Meindl, “Opportunities for Reduced Power Dissipation Using Three-Dimensional Integration,”Proc. of the 2002 IITC, IEEE, 2002, p. 148.
8. J. Baliga, “Chips Go Vertical,”IEEE Spectrum, March 2004, p. 43.
9. R. Markunas, “Mixing Signals With 3-D Integration,”Semiconductor International, November 2002, p. 63.
10. J. Baliga, “Packaging Provides Viable Alternatives to SOC,”Semiconductor International, July 2000, p. 169.
11. G. Chandra, P. Kapur and K. Saraswat,“A Methodology for the Interconnect Performance Evaluation of 2-D and 3-D Processors With Memory,”Proc. of the 2002 IITC, IEEE, 2002, p. 164.
12. International Technology Roadmap for Semiconductors, 2003 Edition, http://public.itrs.net.
13. R.P. Feynman, Feynman Lectures on Computation, Westview Press, 1996.
14. S. Das, A. Chandrakasan and R. Reif, “Calibration of Rent's Rule Models for Three-Dimensional Integrated Circuits,”IEEE Transactions on Very Large Scale Integration (VLSI) Systems, April 2004, p. 359.
15. J. Baliga and S. Crum,“New Limitations Expose New Tradeoffs,”Advanced Interconnect, a Supplement to EPOP and Semiconductor International, September 2000, p. 12.

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