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2005年9月号
配線ばらつきのモデリングが
必須技術に
Stephen Fisher
米Praesagus社
www.praesagus.com
　成膜やエッチング、CMP（Chemical Mechanical Planarization）、めっきなどによって発生する配線膜厚のばらつきの問題がますます複雑さを増している。これに対応する方法として、物理ベースモデルが解決策として有望である。
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　130nmからCu配線が採用されたが、柔らかい材質の平坦化という問題を抱えることになり、高速化のメリットを減少させてしまった。パターン形状に依存するCuと酸化膜の厚みのばらつきを最小限に抑えて、これまで以上に厳しくなってきている電気的な要求に適合させることは困難になってきている。半導体チップメーカーおよび装置メーカーは、この膜厚ばらつきを最小にするため、マルチステップ研磨プロセスや高選択性のスラリー、ダミーパターン形成技術を採用した。しかし、配線幅がより細くなり、配線層が増え、膜厚測定装置が役立たなくなる新プロセス世代では、さらなるばらつきを抑制することが難しくなってきている。
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　最先端のプロセスで配線膜厚のばらつきを理解することは、次のような多くの利点がある。例えば、製造プロセスの最適化、利用頻度に応じたプロセス選択、ダミーパターン形成のアルゴリズムの改善ならびに設計チームへ要求するガードバンドの最小化などがある。従来、これらの作業は膨大な量のテストウェーハを作成して行ってきた。最先端のプロセスで新しい技術の探索が増えていく中で、最適化の作業を行うためのリソース（人、金、時間）も、指数関数的に増大している。
　これらの多くの問題を解決するために、我々は物理学に基づいた新しい配線膜厚のモデリング手法を提案している。この方法は、テストウェーハから得られたデータと成膜・研磨・磨耗の物理現象を組み合わせてプロセスを評価している。一度評価を行えば、そこから得られた「仮想的なプロセス」を使ってあらゆる製品のウェーハやテストウェーハでも迅速かつ正確にプロセス後の配線膜厚を予測することができる。これにより前述の利点だけでなく、これまで何週間もかかっていた作業が数時間で行うことが可能になる。

製造技術への挑戦

　半導体チップメーカーは新しい世代に移行するたびに、Cu配線膜厚のばらつきを最小限に抑えるために大幅な改善を行ってきた。この中にはマルチステップ研磨法、新しいスラリーおよびパッド、低圧研磨や終点検出などの技術が含まれている。このように大幅な改善を行ってきたにも関わらず、配線膜厚のばらつきが増大してきている。
　この主な理由の1つは、世代ごとに配線の断面積が減少しているためである（図1）。90nmから65nmへ縮小化されると配線断面積は50％減少する。これは同じ長さの配線抵抗を100％増大させることになる。配線断面積の減少は、プロセス起因の配線膜厚のばらつきと配線幅のばらつきに同様な効果を与えている。例えば、配線膜厚のばらつきが全く変わらないとすると、90nmプロセスで最小の配線膜厚に15％のばらつきがあるダマシンプロセスが、65nmになると配線膜厚のばらつきが20％になってしまう。
図1　90nmから65nmに移行すると配線断面積は50％に減少し、同じ長さの配線抵抗が100％増大する
　新しい製造プロセスの改善が行われるたびに、成功したかどうかの判断基準を明確化しなければならない。具体的にはどのように成功したか、あるいは失敗したかを測定する必要がある。現在のCu配線技術では、通常3つの異なるパラメータをそれぞれ異なる測定装置により評価する必要がある。すなわち、Cuの膜厚（例えばMetaPULSE）、凹面形状や腐食による表面の高さ（例えばHRP: High-Resolution Profilometer）、そして絶縁膜厚み（例えばUV-1280）である。これらの測定装置は開発と生産ラインの両方で広く使われている。
　これらの非破壊測定装置には、サブミクロンサイズで使用する上で限界がある（例えばチップ径やプローブの曲率半径）。SEMやFIBなどの測定装置は正確に測定できるが、測定に時間がかかるためコスト高になる。SEMは二次電子により絶縁膜やCuの拡大像を見ることができる（図2）。同様にFIBは、小さく絞ったイオンビームにより試料をスパッタしたり、溝を掘り込んで側面像を見ることができる。しかし、これらは破壊測定で光学的な測定法に比べればかなり測定に時間がかかり、より高価な測定法である。
図2　SEMは最も正確な測定装置であり、5nmの分解能を持つ
　これらのすべての測定装置やリソースがあったとしても、どこを測定するかが最も難しい問題である。この理由は、問題のばらつきはチップの内部で起こるのに対して、ほとんどすべての測定はチップ外周のスクライブライン上のパターンで行われるからである。確認するのに十分な時間やリソースがないため、多くのプロセス改善が実際に適用されることはない。
　おそらく改善の確認を行う最良の方法は、迅速に代替案を探索する能力を持つことである。変数が非常に多すぎて代替案の最適化のためにテストすることができない。最も経験を積んだプロセス技術者でさえ結果を予測し、これをテストする実験を行うのに十分な時間がない。さらに複数の製品ウェーハだけでなくテストウェーハを使って、実際に結果を証明しなければならない。

配線ばらつきの原因

　プロセス技術者にとって、「製造のばらつきは何か」という基本的な質問は難題だ。もう少し問題を分かりやすく言うと、システマチックばらつきおよびランダムばらつきを定量化することである。後者の問題に答えようとしても、ばらつきの発生と原因は、なぞに包まれたままである。チップ内に、ウェーハ内に、ウェーハ間に、ロット間に、あるいは工場間にばらつきはあるだろうか？ばらつきの原因はリソグラフィ工程か、あるいはめっき工程か、CMP工程か、エッチング工程にあるのだろうか？これらの質問に答えるのは現在では難しいし、また将来のプロセスに対しても難題である。製造段階で試行錯誤を行うのは得策ではない。
図3　成膜やエッチング、CMP、めっきなどのそれぞれの工程がすべての配線およびビアのレイヤーで平坦化に影響を与えている。これがウェーハ全面にわたる平坦化をますます困難にしている
　チップ設計者と半導体チップメーカーは、ウェーハ全面に均一な配線パターンにすることで理論的に形状ばらつきを（そして電気的ばらつきも）最小限に抑えるためにダミーパターンの形成を採用している。ダミーパターンの埋め込み特性と場所を決定する設計ルールが定められている。配線形状でのダミーパターンの効果を測定することは前に述べた理由により難しい。そして、配線遅延とクロストークへの影響を定量化することはさらに難しい。プロセス世代が新しくなると配線密度や配線幅、配線間隔といった一般的な設計ルールを定めるという現在の試みはだんだん難しくなっている。設計ルールだけに頼らない、より洗練された手法が必要になってくる。
　チップ上に集積されるトランジスタ数とゲート数が増大するにつれて、これらを接続するための必要条件はますます増大してきている。このことが配線層数を90nmで8〜10層へ、あるいはこれ以上へと増大させており、これらの配線層数の増大がさらに複雑さを増すことになっている。なぜなら、それぞれの連続的な金属（とビア）層は、次の配線層のスタートとなるからだ（図3）。Cuを形成する前のSTI（Shallow Trench Isolation）やW層でさえ考慮しなければならない。Cuを形成するスタートの形状となるからである。

最近の進展状況

　複雑さを増している成膜工程と研磨工程を扱うため、配線プロセスのモデリングが必要となっている。いろいろな手法が今日のこの困難な問題を解決するために使われている（図4)。一般的に、プロセスモデルは多くのテストウェーハの実験データから外挿によって数式に基づくモデルを作り出している。この手法はスケーリングに対して有効ではない。なぜなら、現象を記述するために必要な変数の数が多く、また変数間での相互作用がより複雑になっているためである。
図4　最近の物理ベースモデルを使用すると迅速かつ正確に計算することができる
　めっきやCMPプロセスの物理モデルの作成が試みられている。純粋な物理モデルは非常に正確だが、あまりに複雑で現状の計算機能力では計算できない。半導体チップ製造の配線ばらつきについて設計者に伝える最も一般的な手法は、与えられたプロセスに基づいて設計ルールを新たに定めることである。新しく設計を行えば、ばらつきの少ない条件内に収めること（一般的に局所的配線密度や配線幅への制限といったもの）が可能になる。また、設計ルールにはガードバンド（ベストケースとワーストケースの配線厚みの許容範囲）も含まれているが、これにより作りやすくはなっても電気的な特性悪化や消費電力の増大を招いてしまう。

物理ベースモデル

　最近開発された物理ベースモデルは非常に有望である。この手法は製造プロセス固有の特性を評価でき、チップのどんな部分でもCuや酸化膜の厚みを正確に予測することができる。この技術によれば、配線層のディッシングや腐食を引き起こす成膜やポリッシングとレイアウトパターンとの詳しい相関が得られる。この方法は、可能な限り物理ベースモデルを実験データと組み合わせて用いられる。
　この方法の優れているところは、テストウェーハを使ってECDやCMPといったプロセスに1度モデルを較正すれば、他の製品のレイアウトでもフルチップの配線厚みを予測することが可能になる。このモデルはPrestonの式と接触摩耗の疲労メカニズムに基づいており物質の剥離レートは圧力や速度、レイアウトパターンに関係している。チップのレイアウトパターンを考慮することで、その後のプロセスによりどれだけばらつきに影響するかが分かり、どんなレイアウトでも厚みばらつきを予測することができる。
図5　まずテストウェーハを使ってECDとCMPの厚みデータとレイアウト形状からモデルの校正を行う。次にこれらの情報と製品設計データからライブラリを使ってチップ全体の厚みの予測を行う
　提案されている方法は、較正と予測の2つのステップからなる（図5）。名前から分かるように、較正のステップでは、テストウェーハを使用してECDとCMPプロセスで得られた厚さ測定データとレイアウト形状から較正を行う。モデルが較正されると、「ECD/CMP仮想製造プロセス（VMP）ライブラリ」が作られる。これが予測ステップに用いられる。このステップでは、VMPライブラリは製品設計でのレイアウト形状からチップ全体の厚みばらつきの予測が行なわれる。その後、形状解析を行い製品チップの疎密の大小点を見つけ、これらが測定点として選ばれる。
　インテグレーション技術者とプロセス技術者の大きな懸念となっているのは、配線のモデリングの精度である。物理ベースモデルは90nmの複数の製品に適用されており、90％以上の精度を挙げている。ばらつきの90％の精度とは合計厚みの90％ではない（つまり300nmの配線厚みの20nmのばらつきの時には、2nm以内の精度である）。

アプリケーション

　物理ベースモデルは、広い範囲のアプリケーションに適用することができるが、これらをすべてここに述べるわけにはいかない。ここでは2つのアプリケーションについて説明するが、これ以外にも次に挙げるアプリケーションも考えられる。
・設計者が配線厚みを予測できる新しい測定手法であり、設計者は従来のガードバンドを用いる大雑把な方法から実際の抵抗や容量の値を抽出することができる。
・プロセスの最適化
・設計の最適化
・科学的な根拠に基づく設計ルールの例外的処置

ダミーパターンの最適化

　前述したように、実際の多くの設計レイアウトにダミーパターンを最適に配置して、その効果を評価することは非常に困難でコストがかかる。
　モデルに基づく手法であれば、技術者がいろいろなダミーパターン（例えば、形、大きさ、量）についてその厚み分布を予測することで、実際に実験しなくても評価することができる。テストケース（図6）は基準プロセスと最適化されたプロセスで、いろいろな配線厚み分布の膜厚ばらつきを示している。言うまでもなく、ダミーパターンをうまく使うことで配線形状を正確に予測することができ歩留りの改善や回路性能の向上が可能となる。この例では、Cu配線のばらつきを制御するための現実的解決策を示している。これにより性能を最大にすることが可能になる。また消費電力も最小限に抑えることができる。
図6　最適なダミーパターン形成法を決定するために配線膜厚分布のシミュレーション例
　「知的に」（「ルールに基づく」に対して）ダミーパターンを形成する手法は、配線形状（あるいはより一般的には形状のかわりとしての密度）に基づいた方法で最近始まったものである。これらの「知的な」ダミーパターン形成法は容量も同様に考慮に入れることができる利点がある。最先端のダミーパターン形成法は以下からなる。
1. 形成法のアルゴリズム（ダミーパターン形状、大きさと間隔、対称性と非対称性およびバッファー回路の間隔）
2. 実際の配線厚みのより正確な予測（密度モデルや実験式モデル、物理ベースモデル）
3. 設計における容量の効果の取り込み（単純式、2-D/3-D計算式）

スラリーの最適化／コスト削減

　CMP工程は製造プロセスの中で2番目にコストが高い工程である（90nmでは21％）。この内スラリーのコストは80％を占める。プロセス技術者が解決しなければならない基本的な問題は「良いスラリーを見つけるにはどうしたらよいか？」ということである。現在、この質問に答える唯一の方法は、異なる2つのスラリーを使ってテストウェーハを処理して、結果を比較することである。すでにどのくらい測定することが難しいということを述べた。そしてもちろん、それぞれのスラリーには異なる最適な成膜と研磨時間があり、これらも追加の実験や測定により明らかにしなければならない。言うまでもなく、スラリーの代替品を探す試みは得策とはいえない。
図7　モデルは現状のプロセスが2つの代替スラリーを使用したCMPプロセスよりもディッシングや腐食、Cuの損失が大きいことを示している
　この問題を解決する最も良い方法は、仮想的なプロセスにより求めるということである。精度が最も高いため物理ベースモデルが最も適している。我々は、2つのスラリーで仮想製造プロセス（仮想製造プロセス[VMP]A、B）を使用して現状プロセス（POR）と比較した。従来の方法では数週間から数ヵ月かかるのに対して、数時間で行うことが可能である（図7）。この解析手法は、1つの設計データを用いて数種類の製品すべてに対して行うことも可能である。

結論

　配線工程のばらつきを正確かつ強固に表現できるモデルの必要性が高まってきており重要になってきている。より複雑さになってきている配線プロセスで代替プロセスを見つけ出すために、試行錯誤を繰り返すにはリソースと時間がかかりすぎ現実的ではない。新たな物理ベースモデルに基づく方法が有望であると考えられている。プロセス技術者は、これにより多くのテスト実験と製品チップ製造を仮想製造プロセスで行い、多くの製品応用へ適用することが可能になり、仮想製造の情報を設計チームと共有する新たな開発方式を提供することができる。
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Stephen Fisherは、米Praesagus社のビジネス開発担当バイスプレジデントで、半導体業界で20年以上の経験を持つ。Praesagusに入る前は、米Applied Materials社のCu配線CMPプロセス開発のリーダーであった。ここで米Intel社のPentium4のCu配線の平坦化プロセス装置の開発プロジェクトに参加した。この前に、CMP装置を製造する米Obsidian社という会社とCVD装置を製造する米Quester Technology社という会社を立ち上げたことがある。これまでに20以上の論文を書いており、米コロンビア大学から化学学士の学位を受けている。

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