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2005年9月号
新たなトレンドが
ATEオープンアーキテクチャを推進
古川 靖夫
アドバンテスト 群馬R&Dセンター
www.advantest.co.jp
Rochit Rajsuman
Advantest America
www.advantest.com
　従来のようにテストだけで歩留まりの改善は望めない。基礎研究レベルでは、複数の分野からの協力が必要になっている。Mooreの法則を達成するために、設計やEDA、テスト、信頼性評価チームの間で効率的に情報のやりとりを行わなければならない。OPENSTARのようなオープンで標準化されたテスト環境が必要となるであろう。
＊　＊　＊　＊
　設計ルールがナノメートル領域に入り、Cu配線やHigh-kゲート絶縁膜、Low-kパッシベーションなどの新しい半導体製造プロセスが必要になってきた。これらのプロセスはナノスケール構造における光近接効果補正とあいまって、これまでに見られなかった欠陥モードを次々と生み出している。かつての主要な欠陥モードは、製造工程中に起きるオープン/ショート、あるいは消耗欠陥であった。しかし、新しい欠陥モードは信号遅延や信号間のクロストーク、高調波変調など故障の要因も多様になり、その原因を特定することが困難な場合がある。
　さらに、SoC（System-on-a-Chip）技術を採用する場合には、アナログ回路や高速インターフェイス、RF回路、組み込み型メモリー、デジタル/アナログ混載回路などの広範囲の回路要素に対してテストを行わなければならない。
　我々は、費用効率を改善しテスト上の問題点を解決するため、オープンアーキテクチャの半導体自動検査装置（ATE:Automated Test Equipment）というプラットフォームを提唱してきた。
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欠陥モードの解決が急務

　これまで信号遅延による欠陥の検出方法には、高速機能テストやDFT（Design-For-Test）を使ったACスキャンが行われてきた。回路が巨大化し複雑になっていくにつれ欠陥検出の効率がどんどん低下していったため、高速機能テストは行われなくなるようになりACスキャンが高精度化されるようになった。
　欠陥検出率を100ppm以下に抑えるためには、複数の欠陥モデルとテスト条件で信頼性のある異常検出方法が必要になる。しかしここに矛盾が生じる。テスト条件が厳しすぎると完全に良好な部分を不合格と判定する場合が発生し、不必要な歩留まり低下を引き起こす可能性がある。一方、テスト条件が緩いと欠陥を見逃してしまい、製品の品質を低下させてしまう。
　このジレンマに対処するために、製造過程の異常やプロセスのばらつきによって生じた欠陥を最小化させるためのメカニズムとして、DFM（Design-For-Manufacturing）が使用されてきた。広範囲に亘ってDFMを行っていけば、テスト工程は劇的に変化することになるだろう。例えば、製造プロセスの情報に基づいてテスト条件を決定するということが普通になる。
　隣接の配線のクロストークから信号遅延や高調波変調を発生した場合、多くの要素からなる複雑な配線のテストを行わなければならない。配線のクロストークによって発生する干渉のため、自動的に改良されたテストパターンが必要になりテストベクタの生成に使用される。同時にどの配線がクロストークを発生しやすいのかを判定するために、レイアウトの情報を考慮したシミュレーションも必要である。
　設計タスクとテストとの間には図に示すような関連性がある。ナノデバイスではテスト、デザインおよび製造プロセスを互いにしっかりと結びつけなければならない。
　しかし、現状のテスト環境には問題がある。ATEメーカーが独自のスペックでハードウエアおよびソフトウエアを提供している。従って、もしあるメーカーがEDA（Electronic Design Automation）ベンダーとDFTを改良しようとしても、複数のインターフェイスの開発を行わなければならなくなるため、非常に困難になる。
　これらのことを考慮して、我々はOPENSTAR（Open Semiconductor Test Architecture）を標準スペックとして提案した。この開発及び推進活動は2003年3月に設立されたSTC（Semiconductor Test Consortium）の活動の一環である。この組織には半導体メーカーや大学の研究機関だけでなくATEやプローバ、ハンドラ、テストモジュール、パーツの各企業が参画しており、50近くの会員から構成されている。
今日の生産環境ではテストのみで歩留まりを改善することはできない。情報の自由な交換、試験環境の標準化により解決法を見出さなければならない

SoCの複雑さがテストに与える影響

　SoCには複数の回路機能が単一のチップ上に形成されているため、コストも各チップを単純に足し合わせたものとは異なる。従って、SoCテストのコストも単純な足し合わせでは成り立たない。SoC上にn個の機能が搭載された場合、テストのコストを1/nにするように要求される場合がよくある。
　これはテスト業界にとって困難な課題となっている。デジタルの場合は、DFTの研究が進んでおり安価なATEを使った高品質のテストが実現しつつあるが、アナログ回路のテストのDFTはそれほど進んでいない。アナログ回路テストのコストを削減するための方法は主に2つある。1つ目は欠陥モデルを構築し、欠陥を効率よく検出できるテスト手法を個々に開発する方法である。2つ目はデジタルのテストにおけるDFTの考え方と同じで、テストポイントをできるだけ少なく抑えつつ、標準信号とアナログスキャン測定を適用する方法である。
　最初の選択肢は非競合領域の課題と言える。半導体メーカーと検査装置業者は、この手法を大学に委託して基礎研究として研究してもらうか、解決に向けて互いに協力し合うかを自分たちで選択すべきであるというのがSTCの見解だ。欠陥モデルの手法では内部回路のインターフェイスや電力の揺らぎによる影響を無視してしまうので、現在手法では質の高いテストを行うことができない。従ってアナログ回路の場合、機能テストに依存しなければならない場合がよくある。
　テストのみでは歩留まりを改善することはできない。これまで述べてきたように、基礎レベルの研究を協力して行うことが非常に重要である。このような状況下では、異なる分野で活躍する人たちが情報を効果的に交換していかなくてならない。この目標を達成するために、これまで行われてきたテストが特定の1メーカーしか行えなかった閉鎖的な環境であったが、将来的にATEを発展させていくためにはオープンで標準化された環境が必要である。OPENSTARはこの方向に向かうための重要なステップである。
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古川 靖夫氏は、アナログ／デジタル混載ATE装置の設計に25年以上も携わってきた。主にアナログ／デジタルデバイスに関わる検査技術に専心し、この分野で数多くの特許を取得している。古川氏はデジタル信号処理やAD/DAのR&Dにも従事し、これらを主題とする本を何冊か手がけている。OPENSTARの立ち上げにあたって、技術全般のマネジメントを行っている。
Rochit Rajsuman氏はテストリサーチマネージャとして、アドバンテスト米国法人のR&Dセンターに1988年に入社し、現在はチーフサイエンティスト。多くの特許を始め、学術雑誌や会議向けの論文の著者または共著者となっており、本も3冊出している。IEEEフェローで、コンピュータ学会のゴールデンコア賞を受賞している。

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