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2005年9月号
SIJ第1回テクニカルセミナーが開催
Kazuo Tsuchiya
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　Semiconductor International 日本版（以下SIJ）主催による「次世代メモリーの行方〜ストレージ用と混載用、さまざまなメモリー新技術」と題した第1回テクニカルセミナーが2005年7月22日に開催された。海外から講演者を招き合計で7つの講演が行われ、現実的なSiベースの新しいメモリー技術が紹介された。セミナー参加者からは数多くの質問が飛び交い、関心の高さが伺えた。また、このセミナーの中で次世代メモリー技術に関して「高密度化」以外にいくつかのキーワードが浮かび上がってきた。
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低コスト化

　次世代メモリー技術の講演に先立って、データガレージの代表取締役 南川 明氏から高密度メモリーの市場動向について講演が行われた。同氏の説明によると、半導体の消費者が「企業」から「個人」に変わったことが半導体チップの価格に大きく影響しているという。1995年のPC市場規模は約15兆円で、デジタル家電と携帯電話の市場規模は約2兆5000億円であったが、2004年のデジタル家電と携帯電話の市場規模は約20兆円と大きく成長し、PCの市場規模と同等レベルまでになった。このことから見ても半導体の消費が個人消費に移行してきていることを裏付けている。
　実際に、半導体の価格は1997年を境に下降傾向にある。「現在、大きな市場を形成しているDRAMやフラッシュメモリーも低価格化が進むと考えられるため、次世代メモリーもこの波に追いついていかないと大きな市場をとることはできないだろう」と同氏は指摘した。
　さらに、「主要半導体メーカーの次世代メモリーの開発はかなり進んでいるが、既存のメモリーを置き換えるより新しいアプリケーションの開発に重点を置いた方がよいかもしれない。現在開発中の次世代メモリーは2010年ころから市場に登場してくるだろう」と付け加えた。
　「高密度」と「低コスト」という観点では、米Innovative Silicon社がキャパシタを使わないDRAMメモリー技術「Z-RAM（Zero Capacitor RAM）」について講演があった。このZ-RAMはバルクSi基板ではなくSOI基板を前提にしたものであるが、従来SOI基板で欠点とされていたフローティングボディ効果を積極的に制御することで長所に変え、1個のトランジスタだけ（1T）で構成することが可能になった。「キャパシタが不要となるためメモリーの密度を2倍にあげ、同じメモリー容量のDRAMと比べチップサイズを半分以下に小さくすることができる。また、最小サイズのSRAMと比べるとチップサイズは1/5以下にすることができる」と同社長兼CEO Mark-Eric Jones氏は説明する。
米Matrix Semiconductor社のOPTメモリーの断面図
　さらに、同氏は「Z-RAMは、マスクステップの追加や新しい材料、プロセスを導入する必要がなく既存のロジックプロセスで製造できる。DRAMと同様にZ-RAMのセルもマトリックス配置されているが、Deep TrenchやHARC（High Aspect Ratio Conatct）のような複雑なキャパシタ形成工程が不要であるため製造コストも低減できる」とZ-RAMの優位性を説明した。（Innovative SiliconのZ-RAMの関連記事はSIJ日本版3月号に掲載されております。 http://www.sijapan.com/content/0503vol2/technews/technews_0503.html）

3次元構造

　米Matrix Semiconductor社からは高密度OTP（One Time Programmable）メモリーについての講演が行われた。このメモリーは1回しか書き込みができないが、チップ面積を縮小化し低コストでメモリーを製造し、「使い捨ての」半導体メモリーとしてストレージ分野の新しい市場を狙って、フラッシュメモリーやマスクROMに対抗しようとしている。この低コスト化を可能にさせたのは、通常メモリーアレイの周辺部に配置されているデコーダやセンスアンプ、チャージポンプなどのCMOS回路を一番下の層に配置させ、その上に4層のメモリー層を積層させるという3次元構造を採用したことによる。この結果、同社は最小1Gビットの三次元メモリーの開発に成功した。
　同社セールス兼マーケティング担当のバイスプレジデント Dan Steere氏は、「1Gビット品のチップ面積は31mm2で、90nmプロセスで製造されている同容量のNAND型フラッシュメモリーのチップ面積と比べ、約1/3と非常に小さい。また価格についてもNAND型フラッシュメモリーの価格の20〜50％安く供給できる」と説明した。（Matrix Semiconductorの三次元メモリーの関連記事はSIJ7月号に掲載されております。
http://www.sijapan.com/content/0507vol2/technews/technews_0507_3.html）
　独Infineon Technologies社からはFinFET利用の高密度フラッシュメモリーについて講演が行われた。講演の中で同社テクノロジラボラトリのディレクタのRainer Kaemaier氏は、「45nmノード（2007年から2008年）までは現行の技術で製造することができるが、それ以降になるとフローティングゲート間の静電チャネル制御に問題が発生するため、3次元トランジスタ構造の1つであるFinFETを採用した」と説明した。さらに、「45nm以降ではマルチレベルが普通になる」と付け加えた。また、同氏はFinFET構造を利用してゲート長80、40、30および20nmのデバイスを試作した結果、各レベルのしきい値電圧の差が約1.3Vと十分なマージンが得られていると発表した。保持特性についても105秒まで実験で実測し、そのデータを基に10年後までデータを外挿したところ各レベル間でしきい値の差が約1.0Vと十分な結果が得られたという。
　講演の最後に、同氏はFinFET構造を利用したNROM（ゲート長 100nm,ゲート幅30nm）を試作した結果について示し、同様に良好なデバイス特性が得られていると発表した。（Infineonのフラッシュメモリーの関連記事についてはSIJ 4月号に掲載されております。 http://www.sijapan.com/content/0504vol2/technews/technews_0504_3.html）
　「3次元構造」というアプローチでは、SoC（System on Chip）向け高密度エンベデットメモリー技術を提供している米MoSys International社も同様だ。SoC全体に占めるメモリー面積比率は増加の一途をたどっている。一般的にSoCのメモリーにはSRAMが使用されているが、面積を低減することができない。そこで、セルはDRAM構造でセルフリフレッシュを内蔵する疑似SRAMの使ったメモリー技術の開発を行っている。当初の構造はキャパシタが平面構造であったが、多少のマスクを追加しも容量を上げるためにSi基板にトレンチ溝を形成するスタック技術が必要になると、同社の日本支社代表の島内 秀氏は今後の取り組みと次世代1T-SRAM-Qの構造について説明があった。

新しい技術を融合
東北大学大学院光学研究科　小柳氏05.8.15

　今回のセミナーの最後の講演では、東北大学大学院工学研究科の小柳 光正氏は、「今後の半導体チップに3次元化が進んでいけば多くの課題を解決することができ、高性能・高機能・低電力・低コストを実現させることが可能になる。また、半導体がバイオやロボテックスなどの異種技術と融合させていくためには完全3次元化技術が不可欠である」と説明した。特に、最近のLSIチップでは配線とI/Oに問題が多い、つまりチップが大きいと必然的にグローバル配線が長くなりスピードやパワーもその分必要になる。しかし、3次元構造を採用すれば、1つのチップを小さくすることができ、そのため歩留まりよく製造することが可能になる。また、並列アーキテクチャを使用することができるため、クロック周波数を上げなくてもシステムの性能を上げることができる。また、同氏は「3次元化により複数の種類のチップを1つのSiチップに組み込むことができ、しかも並列で製造することが可能であるため、完全にLSIの製造方法が変わってくる。そして全く新しい半導体チップを製造することが可能になる」と付け加えた。
　同氏によれば、3次元集積回路の研究は1980年代から行われているが、これまでに実際に動作が確認された報告例は意外と少ないという。講演の中では3次元技術の変遷だけでなく、同氏が確立した貫通ビア/ウェーハ張り合わせ方式による3次元LSI製作技術を用いた、3次元積層型メモリーやプロセッサ、人工網チップの試作の成功例について説明があった。

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