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2005年9月号
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IMECが三次元パッケージング技術の
研究開発を開始 |
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Jun Takahashi |
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デバイスの配線長がボトルネックとなっている。配線長が長くなると動作速度が遅くなり、消費電力の高くなる。平面の世界が主流であったパッケージング技術においても、三次元（3D）化に向けた開発が始まっている。現在の主流の3D技術は、チップを積層し既存のワイヤボンディング技術で接続する積層チップ・パッケージだ。主に携帯電話用チップでさまざまなメモリーを積層し量産されている。
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しかし、複雑な再配線ができない。また、配線が長くなるとクロストークが発生し結果的に速度も低下させてしまう。従って受動部品となるメモリーなど特定のアプリケーションにのみ使用が限定される。
ベルギーIMECがパッケージング技術の研究センターAPIC（Advanced Packaging and Interconnect Center）を立ち上げた。IMECバイスプレジデントLudo Deferm氏は「個別のプロセスではなく、デバイス全体にフォーカスした開発を行う」と述べている。APICにより、垂直および水平に展開できるソリューションを提供していく狙いだ。垂直の展開としては、回路からシステムまでを統合したソリューションを、水平展開では設計、プロセス、解析および信頼性の観点から開発を進めていく。
3D-SICと3D-SoCの
プログラムからスタート
APICは、三次元積層IC（3D-SIC：3D-stacked IC）と三次元システムオンチップ（3D-SoC）の2つのプログラムからスタートする。そのうち3D-SICのプログラムはIMECのIndustrial Affiliation Program（IIAP）の配線技術に関するテーマの1つにもなっている。
3D-SICは、積層チップ間をトランジスタレベルで高密度配線で接続する。IMECの方法は、トランジスタ形成後、配線工程の前にCuダマシンプロセスを用いて径3μm、深さ15μmの“Cu-nail”を形成する（図1）。最初のCuダマシンプロセス時に形成したビアをめっきする（図2）。
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図1 Cu-Nailプロセスの断面図 |
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図2 3D-SICプロセスのCuビア |
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ウェーハをキャリアに付け、裏面をCu-nailが露出するまで厚さ10μmまで研磨する。ここまでは標準的な前工程プロセスを適用することができる。
積層にはウェーハ間を有機系の接着剤を塗布しCuとCuを熱圧着する。キャリアを外し、ウェーハとウェーハ、チップとウェーハのボンディングを行う。このプロセスにより少ない工程の追加で高いビア密度を実現でき、配線工程後に積層できるためKGD（Known Good Die）を得ることができる。一方でデメリットとして、Cu結合がバンプに比べてリスクが高く、また、薄型ウェーハの搬送技術が求められる。
一方、3D-SoCプログラムでは、多様なSoCの3D統合プラットフォームの開発が行われる。WLP（Wafer Level Packaging）技術を用いて再配線層後に3D配線を完成させる。ターゲットとするSi貫通ビアの径約25μmでピッチは最小約50μm、ウェーハの厚さは200μmから50μmまで薄くされる。
APICには、米Intel社や韓国Samsung Electronics社、松下電器産業など30社以上が参加する。これらIDMの他にもパッケージメーカー、テストハウス、製造装置メーカー、材料メーカーの参加を求めている。「特に日本からの後工程装置メーカーの参加に期待したい」とDeferm氏述べている。 |
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