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2005年10月号
Wafer Processing
45nmノードでもCu配線抵抗はまだ大丈夫
Peter Singer
＊　＊　＊　＊
　米Sematechと米Novellus Systems社が後援した研究会に出席した参加者の話によれば、Cu配線抵抗は困難な課題として残ると思われているが、
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45nmノードでは問題にはならないという。45nmでは、チップ設計者は階層的に設計の回避策を行って、配線幅を変更することになるだろう。微細化に伴って配線の断面積が電子の平均自由行程に近づくと、Cu抵抗が急激に増加するという漠然とした課題がある。（関連記事:弊誌10月号p.12および弊誌7月号p.28 を参照）
　米カリフォルニア州バーリンゲームで開催された「Copper Resistivity Workshop」を終えて、SematechとNovellusの配線技術のスペシャリスト達は、以下のような共通認識を持った。Sematech配線技術部門の先端材料開発プログラムのマネージャであるAndreas Knorr氏は、「Cu配線の抵抗は間違いなく急増する。しかし、もし半導体メーカーが追加のコストや複雑な設計を積極的に受け入れ、さまざまなプロセスの見直しを行えばおそらく問題の5〜15％は解決できる」と語っている。
図1　テスト構造の中から浅いトレンチ構造を使ってCu配線抵抗の研究を行った
（出典:米Novellus System社）
　配線幅が90nmより小さくなると粒界や界面で発生する電子散乱が増加するため、Cu配線の抵抗が著しく増加する。この配線抵抗の増加により、Low-k絶縁膜による容量低減の効果が低減もしくは帳消しになってしまう。
　「極薄の配線で抵抗が増加する問題は、初期のICが登場する前から学会で大きな関心となっていた。これまで我々はCMOSデバイスや配線の縮小化に成功してきたが、今度はその『サイズ効果』がもたらす実質的な影響についても考慮しなければならなくなった」とこの研究会の共同議長を務め、NovellusのフェローであるRon Powell氏は語る。
　「サイズ効果は最先端プロセス技術に用いられるCuで現れるため、皮肉なことにAlからCuに配線を移行したことがこの問題を加速させることになってしまった。材料やプロセス、設計の変更を組み合わせてこの問題を解決しなければならない」とPowell氏は付け加えた。「このため、NovellusとSematechは共同で研究会を開催して問題点の洗い出しを行い、問題点を解決していくことにした」（Powell氏）。
　Knorr氏とPowell氏は、Cu配線抵抗の効果を適切に軽減できる2つの有望なプロセスについて述べている。
●バリア膜を非常に薄くして占有する体積を小さくする
●Cu粒径を大きくすることで界面をなくし、電子の流れをスムーズにする
図2　図1に示したようなトレンチ構造で配線抵抗のデータをトレンチ幅の関数として取得した。Cu配線の抵抗は実際に増加しているが、これは管理できるレベルである
（出典:米Novellus System社）
　図1および図2にCuの配線抵抗の研究結果を示した。過剰なCuの影響や電解めっき液、めっき後のアニール条件とCu配線抵抗の関係について評価が行われた。
　45nmに対応するため階層的な設計ルールを採用している設計者は、抵抗の問題に対処することができると考えているが、プロセスばらつきによる配線の抵抗値のばらつきを最小化させることが重要になってくる。このばらつきは多くの場合、CDを十分に制御できなかった場合や、CMP（Chemical Mechanical Planarization）で生じるディッシングや腐食に原因がある。この結果として配線断面積のばらつきが発生してしまう。また、一般的に粒径が小さくなり配線体積に対して表面面積の割合が高くなるため、微細な配線における信頼性が重要な問題になると警告している。
　Sematech配線技術のディレクタ Sitaram Arkalgud氏は、「究極のソリューションはおそらく短い配線を形成することになり、3次元配線の方向に向かうことになる」と述べている。

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