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2005年10月号
Semiconductor Packaging
常温かしめ接続で3-D IC実現にめど
John Baliga
＊　＊　＊　＊
　積層型チップのSiP（System in Package）デバイスが提案されて久しく、多様な方法で基板上のチップの省スペース化に寄与すると期待されている。さらに、多くの注目を集めているのは、貫通電極を使った積層型SiPおよび3-D ICへの取り組みであり、その注目度は米国フロリダ州Lake Buena Vistaで開催されたElectronic Components and Technology Conferenceにおいても多数の発表があったことでもうかがわれる。このような中、日立製作所とルネサス テクノロジの研究者は、常温でチップ間を積層する常温かしめ接続による貫通電極技術を発表した。貫通電極が多くの注目を浴びている理由は、それらが配線密度を増加させ、ワイヤ長を短縮しチップスペースを小さくできるためである。
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　薄型化したパッケージがパッケージ内で積層される場合もある。この方法では、信頼性もコスト優位性も確保でき、また、今日のアプリケーションにおいては配線密度も充分ある。貫通ホールによる接続は、今後のアプリケーションに必要とされるチップ間の配線密度も増加させることができ、また、現在よりさらにパッケージサイズを縮小することもできる。日立とルネサスによって発表されたこのプロセスでは、片方のチップのAuバンプを他方のAuめっき貫通ホールに押し当てて行っている。
　貫通ホールで処理されたウェーハは、ウェーハの表面を下にした状態で取り外しが可能な紫外線硬化型の接着剤を使用してガラスの搬送用ウェーハに結合される。ウェーハ自体は30〜50μmまで薄型化され、25μm径の貫通ホールは反応性イオンエッチング（RIE）で、ウェーハ表面の導体パッドまでエッチングされる。次に酸化膜（SiO2）の2μm層が100℃のPECVDで成膜され、ホール底面の酸化膜はコンタクトを露出するまでエッチングされる。CrバリアとAuシード膜のスパッタ後、ホールにAuめっきが行われる。その後、ウェットエッチングで電極のランドエリアを形成する。
　貫通ホールが形成されたウェーハは、Auスタッドバンプにより他のウェーハと接続される。接続プロセスではバンプを変形させるのに十分な力でウェーハを貫通ホールウェーハに押し当て、貫通ホールに「流し込む」（図）。常温において行われたこのプロセスでは、十分な導電性と信頼性を確保できた。Auの熱膨張率（CTE）がSiのそれよりも高いため、加熱により接触特性は向上する。
図　AuスタッドバンプがAuめっき貫通電極へ押し込まれ、チップ間が接続される
　このプロセスを使用して、研究者は50μm厚のSDRAMを30μm厚のマイクロプロセッサと結合した。その際、薄いチップの歪みを減らすために30μm 厚のSiインターポーザをチップ間に使用した。チップ間の20μmの空間、マイクロプロセッサとパッケージ基板間の空間は、全てアンダーフィル剤によって封止され、それ以上の封止材は使用せずにSiP全体の厚さを0.5mm以下に抑えている。
　この技術により、薄くかつサイズの小さいパッケージングが実現できるとともに、チップ間の信号伝達経路が短いため、システム性能自体を向上できる可能性がある。また、動作を高速にできるだけでなく、消費電力の削減にもつながる。消費電力削減に向けては、配線長が主要な懸案事項となるが、チップ内の配線長を短くすることで消費電力を削減するのはまだ難しい。さらに積層型パッケージ及び3-D ICを使用する際の主要な問題は熱除去であるが、この懸念はチップ端で接続されたチップの場合に起こる。貫通ホール接続を使用すれば、全体的な配線長が短縮でき、さらに発熱も抑えることができる。
　今後、このような方法によって在庫品の中から複雑なデバイスを作り出す、もしくはいくつかのコンポーネントチップの中から1つのICを組み立てることが主流となるだろう。このようなプロセスにより、今後は比較的費用のかからない方法が多く出てくることが期待できる。
　業界がムーアの法則を追及し続けることによって、逆にトランジスタサイズの縮小だけでは充分ではないことがより明確になってくる。性能を抑えてでも、消費電力およびコストの削減が必須となる。このような技術は省スペースに多くの機能を詰め込むだけではなく、コスト削減にもつながり、今後取り組んでいかなければならないであろう問題解決の鍵となるかもしれない。

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