無償購読申込・変更
Email Newsletter登録
記事検索

検索方法の詳細


2005年11月号
Low-k1時代の
最新マスク/露光技術
Wolf Staud
米Cadence Design Systems社
www.cadence.com
Fung Chen, Stephen Hsu, Doug van den Broeke
米ASML MaskTools社
www.masktools.com
　液浸技術の有り無しにかかわらずArF（193nm）リソグラフィ技術の延命は、マスク技術にとって大きな挑戦となる。回路設計からマスクまでプロセス全体の最適化が求められており、多重露光使用の際にはイメージの分解を調整していかなければならなくなる。さらに全体的な要求事項やデザインルールは、回路設計者にも初期の段階から理解できるような言葉で定義されなければならない。
＊　＊　＊　＊
　従来の半導体製造においては、ICの設計レイアウトはマスクに光を照射することでSiウェーハ上に転写された。しかしながら、先端プロセスでは、露光波長以下の解像度でパターンを形成しなければならない。事実、65nmプロセスで使用されるArF（193nm）露光装置ではλ/3となり、k1ファクタは0.3かそれ以下となる。さらに45nmノードでは、k1ファクタは0.25で、λ/4で露光する技術が必要となってくる（図1）。
図1　先端65nm技術に向けたArFリソグラフィの使用、さらに45nmにおいても、k1ファクタは理論限界値0.25をに向かっている
　光学波長の半分以下、さらには4分の1で露光するには超解像技術（RET：Resolution Enhancement Techniques）の適用が必要となる。これは転写されるパターンがクリアフィールドのポリゲートタイプかコンタクト/タイプのダークフィールドであろうと変わらない。RETにはいくつかの方法があるように見えるが、全ては基本的には同じことをしている。RETはマスクから発する回折パターンを変更し、対物レンズによって取り込まれた際に画像のコントラストを高める。
　これは、適切に調整された照明、マスク上のパターン、マスクの位相および透過率、そして光学系の組み合わせにより実現する。この回折パターンエンジニアリング技術（光の波面エンジニアリング技術）は、より低いk1値を得るために必要な技術だ。しかし低いk1ファクタ（Low-k1）では、全てのパターンが同等に形成することができない。1つのパターンで最適化すると別のパターンが悪化してしまう。

RETは永遠に

　最先端のDRAMやフラッシュメモリーの製造ラインでは、リソグラフィ工程でk1ファクタは0.3以下に既に突入している。最先端のロジック製造も同様、それほどの遅れはない。理論上のリソグラフィの限界に近いパターン形成（k1=0.25）は、露光装置光学系の開口数（NA）が1.0以上となるハイパーNAを伴ってさえも、達成可能な画像のコントラストはぎりぎりのところにある。Low-k1リソグラフィの目的は、限界ぎりぎりでの転写性能を確実にすることだ。ハイパーNAおよび照明の最適化と組み合わせてRETマスクを適用すれば、Low-k1ファクタでリソグラフィを行うことができる。
Advertisement
　65nmノードに向けて、RETマスクには基本的に4種類ある。それらは、渋谷-レベンソン型位相シフトマスク（altPSM：Alternationg Phase-Shift Mask）、減衰型位相シフトマスク（attPSM：attenuated PSM）、クロムレスリソグラフィ（CPL）PSMおよびバイナリのCrマスクを使用した変形照明リソグラフィ（DDL：Double Dipole Lithography）である。CPLならびにDDLは45nmノードでの有力候補であるとされる。
　業界ではk1<0.25のリソグラフィ性能の評価へと歩み出しており、多重露光でのしきい値を越えてきていることから、32nmおよび25nmへの延命も視野に入ってきたようだ。
　しかしながら（常に「しかし」はつきもの）、強力なRETを適用したマスクを使用するには、EDA側からも製造を容易化する設計技術（DFM：Design For Manufacturing）が必要になる。さまざまなRETの方法で非常に厳しいデザインルールを推し進めていけば、生産性の低下に伴って巨額のコストがかさみ、製品化までの時間およびマスク自体のコストを考慮しなければならない。すなわち設計時から事前にRETを審査することが必須になる。リソグラフィ可能な設計技術もしくは設計可能なリソグラフィ技術など、どの方法を選んでもあらゆる技術がEDA業界全体に警鐘を鳴らしており、多くのツールサプライヤがそれぞれの問題に取り組んでいる。

65nm以降のRETマスク

　CPL: 65nmノードのRETマスク候補の1つであるCPLが発表されており、65nmだけではなく45nm以降においても有力候補であることが実証されている。45nm以降では、CPLの機能の1つ「ゼブラ」Crパターンによる透過率の制御がある。ゼブラパターンは、CPLマスク上のメサ状に配置された複数のCrパッチで構成されている（図2）。各個別のCrパッチは透過性ではないが、ひとまとめにするとハーフトーンとして機能し、透過率100％の位相形状として作用する。
　高NAと軸外照明（OAI：Off Axis Illumination）を使用すると、CPLはaltPSMに匹敵する非常に高い結像性能を実現することができる。また、微細形状でも高い解像力があり、優れたCD制御が可能である。ゼブラCPLを使って、レジスト上に28nmのパターンが形成されている。
図2　クロームパッチでのCPL PSM (左)とaltPSM (右)の比較。レチクル上でのライン&スペースの3-D構造は異なっている
　DDL：ダイポール（双極子）照明は、最適化された方向でのみ解像力が高められ、反対側の方向のマスクでは、コントラストがなくなる。例えば、Xダイポールは、縦線（V）では解像力が増すが、横線（H）ではコントラストが抑えられる。逆の場合も同様だ。この独特の性質を利用して、VとHのマスクを組み合わせ、全体的な転写性能を向上し、多重露光ではなく一括露光に近い性能が出すことができる。
　DDLマスクセット（VとH）を作成するには、重要な3つのステップがある。まず始めに、任意の二次元のマスクパターンでVおよびHの重要要素を分離するためにモデルベースのパターン分解を行う。次に対応する形状に最適化したシールドを設計する。マスクパターンの分離には、有効なダイポール露光を生かすために無効となるダイポール露光パターンをシールドし、最適化しなければならない。最後に、光近接効果補正（OPC）パターンにScattering Bar（SB）を適用することだ。SBは、ダイポール露光で充分なメリットを得るため、孤立パターンを保護する。SB OPC無しでは、DDL技術が成功する可能性がとても低い。
　SRAFs：ルールベースのSBの使用は、180nmノード以降、事実上のデファクトとなっている。65nmノードにおいても、SB OPCは非常に重要となる。4倍マスクで既存のOPC適用方法から設計されていることから、SBのサイズはArF露光波長よりもパターンサイズは短くなる可能性がある。近年のマスク製造技術の進歩によって、多数のマスクショップがSB OPCマスクを構築し供給できる体制を整えている。それでも、露光波長以下のSBに対するCD要求が、マスクセットに大きなコスト増の要因となっている。今後はSBマスクの仕様のみがパターンそのものより厳しくなるかもしれない。液浸のあるなしにかかわらず、高NA露光では4倍マスクがより技術的な挑戦になっていくと見られている。
　妥当と思われる唯一の選択肢は、露光波長以下のSB OPCを使わずに、充分に転写可能なサイズでSB OPCを使用することだ（SBサイズが大きければ高NAの露光装置による結像性能に効果的である）。これにより、微小寸法のマスクパターンと同じCD範囲となる。不要なSBは、第2のSBトリム露光によって簡単に取り去ることができる。第2のトリム露光は、その他のサイドローブを除去することもできる。この問題は、既に述べたようにモデルベースのSiリソグラフィチェッカーなどのDFMツールを必要とするが、これによりマスクおよびウェーハ歩留まりが補償されることになる。
　新しい取り組みとして、干渉マッピングリソグラフィ（IML：Interference Mapping Lithography）から得られたモデルベースSB OPCがクリアゲートおよびダークフィールドマスクの両タイプにおいて良好な結果を出していることが挙げられる。

多重露光法

　極限のk1ファクタでは、多重露光技術が期待されている。これは単にSBやサイドローブトリム露光だけに限ったことではなく、更に高い解像度が期待できる。図1に示した最先端の研究が進めば、さらに延命することができる。
　二重露光法は決して新しいものではないが問題も多い。この方法は、マスクのセットコストを増加しウェーハスループットを不利にする。しかし、極限のLow-k1ファクタにおいては、より良い転写性能を目指して何らかの方法が必要だ。必要なSBおよびサイドローブのトリミングに加えて、多重露光はk1ファクタ0.25以下の障壁を超える解像度を達成するかもしれない。事実、非常に微細なピッチの機能を分割することによって、各マスクはより緩やかなk1ファクタを持つことができる。両マスクにおいて、緩やかな仕様を持ってすれば、マスク製造への要求事項および製造コストも減らすことができる。さらに、フルサイズのSB OPCマスク製造が実現すれば、あらゆる面でより対応しやすくなるはずだ。
　45/32nmを見据えて、ハイパーNA液浸露光技術でフルサイズSB OPCを実現できる道を見つけていかなければならない。そうすれば、k1バリア（0.25）の壁を打ち破ることができるかもしれない。多重露光法は解決策として非常に有望だ。

干渉マッピング概論

　干渉マッピング技術（IMT：Interference Mapping Technology）は、軸上照明や軸外照明などのあらゆる照明でも波長以下のレチクルパターンのフルピッチ幅を明確にできる画期的な方法である。この方法を使って、ウェーハ上に転写しないパターンを、対象とするパターンに追加することができ、結果的に高解像でより広いプロセス許容範囲を得ることができる。
　この方法はバイナリ、attPSM、その他のPSMへの使用が可能だ。IMTのコンセプトは、各ポイント間の干渉の影響をマッピングすることである。IMTは、実際にSBおよびアンチSBの機能を拡大し、露光波長以上の形状にも対応できる。この場合、アシスト形状は実際にはコンタクト形状より大きくなるが、転写はされない。

EDAにおけるDFM要求事項

　今までのプロセス技術では、設計段階での調整要求を行わなくてもデバイスを完成することができた。事実、半導体産業は現在まで、リソグラフィの最適化にIC設計者を巻き込むことはしなかった。
　90nm以降のプロセスに対応するためには、その考えは通用しない。実際に、設計グループを巻き込むことなしにRETを行うことは、最新のRETを使えなくなるだけでなく、最新の設計も適用できなくなる。CADレイアウトの技術者達は、急増する設計ルールを見てきており、そして90nmプロセスではルールが4〜5倍に増加しているのも認識している。しかし、それらがリソグラフィやエッチング、CMPその他の製造技術の要求に関係があるかどうかは、設計者には説明されていないのが現状だ。
　65nmノードでは、Ｌow-k1リソグラフィの設計段階からリソグラフィ要求事項についての意識を向上させる必要が出てきた。テープアウト前の段階でこれらの問題に慎重な注意を払わなければ、コストのかかる設計の繰り返しを続けることになる。先端プロセスに費やされる100万米ドルを超えるマスクのコストでは、追加コストはどんなデバイスでも市場投入時に直接的に影響する。場合によっては今日のように製品寿命が短く競争が激しい環境では、設計を繰り返すことによる納期の遅れは市場シェアを減らし利益の損失につながりかねない。
　同時に、ナノレベルのIC製造における露光波長以下のリソグラフィの新しい方法には、1つの設計で異なる方法を、柔軟に適用できることが必要とされている。65nmでは、多くの位相シフトやモデル/ルールベースOPCが必要となる。さまざまなレイヤーに適用される多くのRETでは、最短の時間で最適な結果を得るため、設計とリソグラフィ間で優れた協調が必要になってくる。この新しい取り組みに対して、設計可能なリソグラフィ法およびリソグラフィ可能な設計ツールが開発された。これにより開発コストやプロセスの複雑性、そして納期の削減を見込むことができる。

設計可能なリソグラフィ技術

　新しいOPCでは、従来のルールベースのOPCの利点とモデルベースのOPCが兼ね備えている。過度のOPC適用の実行時間やデータの肥大化を抑制するために、いくつかのステップが講じられている。エンジニアは、ルールベースOPCとモデルベースOPCの選択を、精度と変換速度のバランスを取りながら適用することができる。テープアウトデータをうまく活用し、全チップの補正を効果的に実行することができる。
　データの中に埋め込まれている情報を用いて、設計を考慮したプロセスを行い、RETの実行時間を制限することで設計の最適化を行いやすくする。よって異なったRET方法を最適な領域に適用することが可能になる。設計の難しさはセル/ブロック作成段階で注記される（図3）。
図3　設計を考慮したプロセスを行い、RETの実行時間を制限することで設計の最適化を行いやすくする
　しかし、更に基本的なレベルでは、リソグラフィ設計ツールを使用すれば設計者は下流となるリソグラフィ工程の必要条件を積極的に適用することができる。制約を符号化し設定した精巧な設計ルールを用いて、これらのツールにより設計者はテープアウト前の段階で問題がある構造を迅速に特定し修正することができるようになる。
　リソグラフィ工程では、特定パターンあるいは設計でクリティカルなパターンがパターン解析ツールに送られ、プロセスウインドウや照明、NA、σなどの露光条件が最適化される。低コントラストや緩やかな斜面パターンなどには、フラグを立て注意深く解析を行う必要がある。もし必要であれば、これらのエリアはレイアウトまたは設計の改善のためにフィードバックする必要がある。さまざまなケースにおいて、レイアウトセル/ブロックの中にある「弱い」スポットを特定することで、リソグラフィ工程での制約や製造可能な設計スタイルのライブラリを更新することができ、同じような問題の再発を防ぐことができる。セル作成段階でこれらの「弱い」スポットを捉える事によって、後のテープアウト微調整や後のレイアウト設計の修正に費やされる数ヶ月を省くことができる。

リソグラフィ可能な設計技術

　「OpenAcess」などの柔軟なデータモデルを使うことで、下流の装置が設計に重要な構造分析を最適化することが可能になり、設計者は結果的に設計情報を製造データに埋め込むことができるようになる。
　従来のツールでは、設計者は設計に禁止されたパターンやRETを複雑にする構造が含まれていないかの判定を待つ必要があった。既存の設計フローにこれらのリソグラフィ対応の設計ツールを適用することでOPCやRET、PSMに準拠した設計することが可能になった。設計者が形状の形成や配置を行うと、これらのツールはレイアウトがOPCやPSMを侵害していないかを確認し、即時にフィードバックすることができる。
　RET準拠のセルやブロック形成のツールに加えて、高性能物理設計ツールはリソグラフィ工程に問題を招くことなく、配置と配線の進行を確認する。一般的にユースモデルは、RETコンプライアンスを連続してセルやブロックをマクロレベルでチェックする対話形式となっている。セルも双方向的にチェックされ、ライブラリへと送られる。チップまたはブロックの実装時には、フルチップのバッチプロセスが最終サインオフ検証に使用される。
　このように高度なフローで進めていけば、設計者は得られた製造データが下部のリソグラフィ要求に準拠しているという自信を持って最後のテープアウトを進めることができる。この新しいフローでは生産性は増加し、テープアウト時でゼロに近い欠陥率が保証される。製造ルールの違反による再設計は不要となり、誤ったデータでマスクが無駄になることもない。製品化に要する時間の要求にも、初めの設計時で応えることができる（図4）。
図4　高度なフローで進めていけば、設計者は得られた製造データが下流のリソグラフィ要求に準拠しているという自信を持って最後のテープアウトを進めることができる

結論

　多重露光法などの新しい技術とRETマスクには、ハードとモデリング技術で以下のことを考慮しなければならない。
●シミュレーションおよびモデルベースのOPCを使用し、照明効果を考慮したレジストプロセスのキャリブレーション
●各マスクにおける照明の最適化
●光源とマスクの最適化（SMO：Source and Mask Optimization）
●コンタクトおよびゲートマスクのモデルベースSB OPC
　モデルベースのOPCキャリブレーションは、照明モデルだけでなく、現実的にモデルベースOPCに合うような2次元構造の使用が求められている。さらに、モデルの精度は入力されるデータに依存している。一般的に、100〜1000単位の測定が必要になり、CD-SEMは形状1つにつき1度の1次元測定しかできない。高度なキャリブレーション法では、2次元のデジタル画像を使用する。2次元デジタル画像は全ての形状を考慮に入れるため、キャリブレーションの邪魔をせずに高精度を保証することができる。
　照明の最適化は、さまざまなパターン形状においてプロセスウインドウの向上と、線端の転写性能の向上に効果的な方法である。効率よくかつ全自動でSMOを最適化するために強力で高速なシミュレータが必要である。
　設計側では、従来の設計とリソグラフィ工程間の境界を取り去ることによって、可能な限り短い時間で最適な結果を得ることができる。設計可能なリソグラフィ技術とリソグラフィ可能な設計技術を進化させ続けることで複雑なICを設計することができる。
　多重露光RETマスクを可能にすることで32nm以降にも対応できる可能性が出てきた。

謝辞

　著者はCadenceおよびASML MaskToolsのRETソリューションチームのメンバーに謝辞を表している。
＊　＊　＊　＊
Wolf StaudはCadence Design SystemsのRETソリューション部門の製品マネージャ。独科学技術大学大学院を卒業。
J.Fung ChenはASML MaskToolsのエンジニアリング部門バイスプレジデント。米ロチェスター工科大学大学院を卒業した。
Stephen HsuはASML MaskToolsのシニアRET開発マネージャ。米ユタ大学大学院を卒業した。
Douglas J. Van Den Broekeは、ASML Mask Tools RET開発部門のシニアディレクタ。米カリフォルニア大学Iアービン校を卒業した。

HOME | SI(日本版)について | 無償配付申込・変更 | サイトマップ | お問い合わせ | 広告掲載について | 関連サイト