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2005年12月号
Wafer Processing
FUSI NiSiゲートで新記録達成
Peter Singer
＊　＊　＊　＊
　完全シリサイド化（FUSI：Fully Silicided）メタルゲートを使って、トランジスタ性能が、劇的な進歩を遂げた。これは米ワシントンDCで2005年12月5〜7日に開催される国際電子デバイス会議（IEDM：International Electron Devices Meeting）で発表される予定である。米Intel社はFUSI NiSi（図）を使用して、駆動電力の新記録を打ち立てた。米Texas Instruments(TI)社も新たなインテグレーションプロセスを適用してFUSI NiSiゲートを導入した。その他のFUSIゲート関連の研究について、米IBM社や東芝、蘭Philips Semiconductor社、蘭IMECから発表がある予定だ。
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　新記録を達成したこのIntelの研究は、Siチャネルに大きく歪みを加えたNiSiメタルゲート（FUSI）をシリコンCMOSデバイスに組み込み、その評価を詳細に行った業界初の試みだ。この歪みはプロセス起因の一軸性の歪みであり、トランジスタは超薄型1.2nmのゲート酸化膜を持つ。この歪みとメタルゲートが共に働き、n型MOSでは飽和ドレイン電流Idsat = 1.75 mA/μm、p型MOSではIdsat = 1.06 mA/μm（電源電圧Vdd = 1.2V、オフ電流Ioff = 100 nA/μm）というこれまでにない駆動電流が実現した。また、Idsat vs. Ioff特性についてもこのデバイスはこれまで報告されているものよりも優れていることがこの研究報告の著者らによって示されている。
　このトランジスタを製造するにあたっては、1.2nm厚のSiONゲート酸化膜が用いられており、トランジスタの実効ゲート長は35nmである。p型MOSトランジスタにエピタキシャル成長させたソース/ドレイン（S/D：Source/Drain）チャネル領域に一軸圧縮歪みを導入している。一方、n型MOSトランジスタにはキャップ層を使って引っ張り歪みをチャネルに導入した。
　TIが報告する予定のFUSI法では、CoSiがNiバリアとして組み込まれている。このトランジスタではゲート長35nmの多結晶Siに比べ、n型MOSで15％、p型MOSで31％の性能向上が示された。TIの著者らによると、FUSIをCMOS技術にインテグレーションする際の取り組むべき課題は、従来のCMOSプロセスになるべく影響を最小限に抑えること、多結晶Siの線幅やn/p型ドーピングに依存しない堅牢なFUSIユニットプロセスの実現、NiSi FUSIの材料特性とCMOSデバイスに与える影響の綿密な調査であるとしている。
図　歪みエピSiGeソース/ドレイン領域にあるp型MOSトランジスタのNiSiゲート構造全体を捉えたXTEM画像。p型MOSゲートが完全にシリサイド化されている様子が分かる
（出典：Intel社）
　TI社は、酸化膜換算膜厚（EOT: Equivalent Oxide Thickness）1.7nmの窒化ゲート酸化膜（SiON）を使ったCMOS製造プロセスによるNiSi FUSIトランジスタを製造した。この研究ではn型MOS多結晶Siゲートに予めAsとPを注入し、ゲートのパターン形成前にキャップ層を堆積させ、従来型のCMOSプロセスでシリサイドを形成する。次に、キャップ層で多結晶Siゲートを保護しながらCoSi2を活性基板上に形成する。その後、キャップ層は選択的なウェット洗浄プロセスで除去され、完全にCoSi2はそのまま残る。
　多結晶Siゲートの膜厚の60％以上の厚さにNi膜が堆積した後は、最適化された2ステッププロセスによってゲートを完全シリサイド化する。ここで、活性領域のCoSi2はニッケルの浸透を止めてSi基板のシリサイド化を防ぐのに効果的であることが示された。FUSI後は、従来通りの配線形成プロセスが行われていく。
　その他、IMEC、シンガポール大学のシリコンナノデバイス研究所、Philipsおよび米国テキサス大学オースチン校の研究では、YbをFUSI Niゲートに添加することにより、同じEOT値を保ちながら薄いSiON膜上で仕事関数（WF：Work Function）をミッドギャップ（NiSi〜4.72eV）からn型バンドエッジ（〜4.22eV）まで持って行く方法について報告する予定になっている。これはn型FETゲート電極の形成する上で将来有望な手法であり、45nm以降のデュアルゲートCMOS技術の量産に道を切り拓くものになろう。

編集者注釈

　この記事の記載内容は、要約形式で会議の主催者から提供を受けたものである。

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