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2006年2月号
Hfベースの絶縁膜の適用が間近に迫っている
Laura Peters
＊　＊　＊　＊
　この数年間、High-kゲート絶縁膜やメタルゲートに関する研究が数多く行われてきたが、これらをSi CMOSに適用するにはまだ課題が残っている。従来の絶縁膜とFUSI（Fully Silicated）ゲートを使った迂回技術も多く考え出されてきた。High-kにおける問題点はキャリア移動度の劣化と信頼性問題に集約されている。現在でも著しく進歩している。
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　 Poly-SiゲートにHfベースのゲート絶縁膜のインテグレーションを行う上で重要な問題はフェルミレベルピニングの問題で、特にpFETデバイスのしきい値電圧を高くしてしまう。ピニングはゲート界面でのHf-Si結合または酸素の欠乏によるギャップ状態により引き起こされる。2005年12月に開催されたIEDMで発表された論文の中には、F原子の混入が欠陥箇所の保護に作用し、界面トラップ密度を減少させる効果があるのではないかというものがあった。NBTI （Negative Bias Temperature Instability）は、界面状態の上昇や負のゲートバイアス下での正電荷の発生と関連がある。
　米スタンフォード大学のKang-ill Seo氏らは、HfO2の蒸着後にF2アニーリングを行うと、HfO2/SiO2中にFが混入し大幅にNBTIが改善したという結果を示した。
　UV照射しながらF2/Heで試料をアニールして、FをHfO2/SiO2/Siの積層構造に混入させた。この実験にはF濃度分布を作るため、HfO2蒸着前、HfO2蒸着後およびHfO2部分蒸着後の3つの試料が用いられた。F化させた試料では正電荷トラップ密度と界面電荷密度が著しく減少する結果が示された。
　ルネサステクノロジの林 岳氏らの研究グループもF混入の方法を調査しているが、同研究グループは、ゲート長50nmのPoly-Si/ HfSiONトランジスタのしきい値電圧の変動を制御するため、pFETのチャンネル領域（dose=0〜8×1014/cm2）にF（F+）注入を選択的に行った。F注入を行ったところ、nFETとpFETの両方でフラットバンド電圧Vfbが正バイアス方向にシフトした。VthシフトはVfbシフトと同等で、ゲート長依存性も平行にシフトするため、Vthの低下がF注入によって妨げられることはない。Vthシフトの原因は固定電荷とF原子による正電荷のトラップによるものであるという研究結果が得られた。
図　Pelgron係数をみると、セル面積が縮小化していくとしきい値電圧の標準偏差が大きくなる。SRAMにHigh-kを適用するとEOTが小さくなるため、これまで以上にVfbの制御を行うことができる
（出典：ルネサステクノロジ）
　ルネサスはMOCVDでHfSiONを蒸着し、完全駆動で8Mb SRAMを製造した。活性領域とゲート長が非常に短いため、必ずショートチャンネルとナローチャンネルの影響は確認しなければならない。High-kトランジスタのVthシフトはSiONトランジスタと比較して小さかった。これに関して、ルネサスの研究者は3つの原因を挙げる。（1）High-kトランジスタではEOT（Equivalent Oxide Thickness）が小さくなるため。（2）STI(Shallow Trench Isolation)のエッジが薄くなってきており、膜が蒸着したことによりそれが無くなってしまったため。（3）所望のVthを得るためにHigh-kトランジスタではチャンネルのドーズ量が少なくなるため、リバースナローチャンネルによる効果が抑制される。この結果から、High-kに変更することでVthの変動が低減され、より安定したSRAMを製造することができる。セル面積を縮小化していくとσVthが増加する傾向にあるため、最先端の技術ノードでVthを低減させるためには、EOTを小さくしなければならない（図）。チャンネルへのドーズ量を少なくする必要があるがHigh-kを用いれば可能であり、同じプロセス精度でも安定したSRAMを製造することが可能になる。

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