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2006年3月号
45nmで必要不可欠な技術
Laura Peters
　45nm技術が近づくにつれ、メタルゲート/High-k絶縁膜や3次元構造のトランジスタなど45nm向けに検討されてきた技術の中で採用が見送られたものがある事が分かった。そして、45nmで必要不可欠な技術は、移動度と電流の増大を可能にする歪みSi技術である。一方、配線技術に関して大幅な変更は見られず、ライナーアプリケーションへのALD技術の採用が遅れている。
＊　＊　＊　＊
　45nmではFin FETは使われない。High-kとメタルゲートも使われないだろう。半導体メーカーは必ずしもSOI基板さえ使わない。しかし、45nm技術で必要不可欠となる1つの技術は、歪みSi技術である。他の手段と比較してトランジスタのチャネル領域の移動度増大による性能向上効果が大きいため、チップ性能を改善するこの技術の重要性がますます増大している。Poly-Si/SiONゲート構造の性能が限界に達しているため、プロセスと材料の飛躍的な進歩が45nm以降のトランジスタ性能のスケーリングを可能にする原動力となる。当然のことながら歪みSi技術だけでなく、極浅接合や低抵抗コンタクト、多層配線技術などの重要な改良があるが、45nmでは歪みSi技術が特に注目されている。
　2005年12月に行われたIEDM（International Electron Devices Meeting）で、米AMD社は4つのストレス技術を組み合わせてNMOSとPMOSの電流を改善したと報告している。この方法を適用すれば歪みを用いない場合と比較してチップの動作スピードを40％改善することができるという（図1）。1）
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　この論文では45nm向けの最新の歪みSi技術の開発状況や、High-kおよびメタルゲートが適用できないこと、多層配線とコンタクト技術の進展について述べられている。

実効的なスケーリング

　縮小されたゲート長でショートチャネル効果を制御し、リーク電流（Ioff）を低く抑えながら十分高い電流（Ion）を確保することが困難になっている。しかし、Poly-Si/SiONゲート構造の性能が限界に達しているため、スケーリングをこのまま進めても薄いゲート酸化膜を通してトンネル電流が流れ、リーク電流により消費電力が増大し性能向上が望めない。
　このため、半導体メーカーはメタルゲート/High-kのような新しい材料や歪みを用いたバンドエンジニアリング、ダブルゲートや極薄ボディSOIのような新しいトランジスタ構造に目を向けている。しかし、メタルゲート/High-kの分野で著しい進展が見られているものの、32nm以前に新しいゲート構造を製造ラインに適用することはできないと考えられている。プレーナ型CMOSトランジスタが継続して使用されるため、finFETのような3次元デバイスには出番がない。現在、これらの分野で研究開発を行っている半導体メーカーは歪みSi技術が最も有力で、将来の技術にも拡張できると見ている。表1に歪みSi技術とゲート構造のロードマップを示している。
　当然のことながら、トランジスタのスケーリングは配線にとってはマイナス要因となる。多層のCu配線を使用しているロジックメーカーには、数世代先にわたっての配線性能を維持する選択肢はあまりない。PVD（Physical Vapor Deposition）にかわってALD（Atomic Layer Deposition）の薄膜バリヤを採用するくらいである。

歪みSi

　歪みSi技術は、Si結晶に歪みを与えてチャネル中のキャリア（n型MOSFETでは電子、p型MOSFETではホール） の移動度を増加させる技術である。これによりソース/ドレインの抵抗も削減することができる。一般的に、ソース/ドレインにSiGeのエピタキシャル成長を行いゲート上に圧縮応力を与えるSiN膜で覆うことで、p型MOSトランジスタに圧縮応力が加えられる。ホール移動度は電子移動度に比べ3桁小さいのでp型MOSFETの向上に最大の注意が払われる。n型MOSトランジスタでは、張力歪みを与えるSiN膜が使用される。これらのプロセス歪みのアプローチは低コストで量産に適していることが証明されており、90nmノードで初めて採用された。
　電子は（100）結晶面で高い移動度を持ち、ホールは（110）結晶面で（大部分の基板がこの面方位） 高い移動度を持つため、電流を増大させるために複合結晶面技術HOT（Hybrid Orientation Technology）が開発されている。この方法は主に米IBM社で開発されており、バルクSiと比較してゲート遅延が20％改善されている。2）3）このプロセスは複雑でコストがかかるため広く使われないかもしれないが、技術者はこのプロセスを簡略化し、製造しやすいものに改良している。
図1　4つの歪み技術- デュアルストレスライナー(DSL:Dual Stress Liner)、ストレスメモライゼーション技術(SMT:Stress Memorization Technology)、埋め込みSiGeソース/ドレインが、部分空乏型SOI(PD-SOI:Partially Depleted SOI)基板上で使われている
（出典：米IBM社と米AMD社）
　もう1つの方法は2軸歪みあるいはグローバル歪みで、ウェーハ全面に渡りいろいろな方法で歪みを与えるものである。この方法は欠陥や集積化に問題があるため（図2）、32nm以降までは生産に使われないと思われる。しかし、この方法はいくつかの点でプロセス歪み（主に単軸歪み）の方法を補完することができると考えられている。
　前述の通り、AMDはIBMや東芝と共同で第3世代の歪みSi技術を開発した。これはデュアルストレスライナー（DSL：Dual Stress Liner）やn型MOSにストレスメモライゼーション技術（SMT:Stress Memorization Technology）、p型MOSに埋め込みSiGeを組み合せたものである。1）図1にSEMと断面の模式図を示している。デバイスは90nmプロセスを使用して部分空乏型SOI（PD-SOI：Partially Depleted SOI）基板上に作製され、65nmプロセスにスケーリングされている。ゲート近傍にSiGeを埋め込むという新しいインテグレーションが使用されている。SiGe成長はトランジスタの埋め込み前に行われる。Poly-Siの埋め込み、アニールとストレス導入膜を使って引っ張り応力がn型MOSに記憶される。Niシリサイド化後に圧縮応力ライナーを堆積しn型MOS領域から除去する。その後引っ張り応力ライナーを堆積しp型MOS領域から除去する。抵抗が大きいと移動度が低くなり、歪みによる移動度向上を行っても電流改善効果は低いと研究者は述べている。NiSiプロセスの最適化により抵抗を小さくしなければいけない。さらに、2軸歪みとなる圧縮応力ライナーと引っ張り応力のライナーの配置に注意しなければならない。1）p型MOSとn型MOSの飽和電流はそれぞれ53％と32％増大し、その結果製品スピードが40％増加した。ストレス導入の利点を十分に生かすために、抵抗の低減が不可欠だ。今後、歪みによる移動度増大を実現する新しい方法が必要になるだろう。次世代のSiGe歪み技術は高濃度のGeを含んでおり、ゲートとソース/ドレイン間の距離が狭くなるだろう。
　東芝とソニーの研究者らはデュアルストレスライナー埋め込みSiGeの組み合わせた技術の拡張性について報告した。4）シミュレーションを使ってトランジスタの密集領域でXとY方向の歪みについて調査した。これらの場合、ゲート間のスペースに埋め込まれる前に、X方向のチャネル歪みは最大値に達し、その後急激に減少する。Y方向の歪みはスペースが埋まった後も厚みが増加するにつれ増加する。このため、最適な状態は歪みライナーがゲート間のスペースを完全に埋める直前ということになる。デバイス世代の間でゲート長が一定であれば、ゲート間距離が減少するにつれてチャネル歪みは減少する。これはゲート間距離が減少するにつれて、歪みの発生源であるSiGeの総量が減少するためである。しかし、リセス深さや側壁、ゲート高さのスケーリング効果がゲート間距離のスケーリング効果を補うことができるため、XとY方向の歪みはスケーリングに対して一定に保たれる。32/22nmについて単純に70％ずつスケーリングされた場合に必要な歪みの大きさを東芝とソニーの研究者らは予測している。性能を維持するためにライナー歪みは32nmと22nmでそれぞれ11％と35％の向上が必要になるという。
　図2に示す移動度のロードマップは、HOTと完全空乏型SOI（FD-SOI：Fully Depleted SOI）、新規材料、マルチゲートFETが単軸歪みまたは2軸歪みと組み合せて45nm世代の初めから使用されることを示している。しかし、低消費電力アプリケーションでは最も費用効果の高い技術しか用いられないだろう。
表1　キャリア輸送とゲート構造の見通し（出典：R.Jammy氏、米IBM社/米Sematech）
ITRS年＊
2009
2011
2013
技術ノード
45nm
32nm
22nm
FET技術
プレーナ
プレーナ
プレーナ／非プレーナ
チャネル
歪みSi/SOI
歪みSi /SOI+UTB
または埋め込み歪み/HOT
歪みSi /SOI+UTB
高移動度化のためのSiGeあるいはGe
High-k絶縁膜
SiON/Hfベース
High-k
スケール化Hfベース
High-k/新規High-k
スケール化Hfベース
High-k/新規High-k
ゲート電極
Poly-Si
メタル
仕事関数可変メタル
＊年は生産開始時期を示す

High-k絶縁膜

　High-kゲート絶縁膜、特にHfSiONやHfO2の開発が大きく進展している。フェルミレベルピンニングが最大の課題となっており、高いしきい値電圧（Vth）や移動度の低下、信頼性の低下を引き起こすことが分かっている。High-k材料のフェルミレベルピンニングはゲート界面でのHf-Si結合やO原子の欠落によって形成されるギャップステートにより発生すると考えられている。
　ごく最近の研究によれば、欠陥箇所にF原子を導入することで界面トラップ密度を減少させることに成功している。Fはイオン注入やアニーリングによりチャネル領域に導入される。界面の固定電荷密度とトラップ密度を減少させることができ、Vthの安定性とCVヒステリシス特性を改善することができた。2005年12月に開催されたIEDMでこのようなFの使用方法に関しての報告があった。5〜7）ルネサスの研究者たちは90nmでPoly-Si/SiONとPoly-Si/HfSiONの比較を行い、SRAMセルでトランジスタの変動性の改善について報告している。6）

メタルゲート

　Niを用いたPoly-Siの完全シリサイド化（FUSI）は、低消費電力応用のCMOSデバイスにメタルゲートを採用するための魅力的な手法となっている。このプロセスの利点は、現在主流のPoly-Siのフロントエンドプロセスと互換性があり、NiSiの仕事関数がバンドギャップの中間にあることとイオン注入により仕事関数を調整できる可能性があることである。さらに、シリサイド化が比較的低温で行うことができるため、接合の活性化後に形成することができる。
　しかし、FUSIプロセスの課題は全て形状についてシリサイド化することと、CMOSプロセスをあまり変更することなくインテグレーションすることである。最も大きな懸念はスケーラビリティにある。もし、半導体メーカーが製造工程でメタルゲート/High-kに変更するなら、FUSI/SiON（1世代しか使えない）あるいはFUSI/High-kといった中途半端な変更を行うよりも、いずれ変更するならHigh-kと2つの仕事関数を持った材料（Dual WFメタル）のメタルゲートへ一気に変更するほうが望ましい。
図2　45nm以降で歪みSi技術としてすでに使われている歪みライナーと埋め込みSiGe技術に加え、複合結晶面技術と2軸歪み（グローバルストレス法）が適用されるだろう。これらの技術は今まで付加的に示されてきただけであった
（出典：R.Jammy氏、米IBM社/米Sematech）
　それでも、大部分の先端的な半導体メーカーはFUSIの研究を行っている。米Intel社は最近、NiSi FUSIのプロセスと歪みSi技術による性能向上は全く付加的であると結論付けている。Intelの研究者らは、35nmゲートのトランジスタで　最高性能の電流（Vdd＝1.2V、でnMOS Idsat=1.75mA/μm、pMOS Idsat=1.06mA/μm、Ioff=100nA/μm）を実現した。8）IntelのPushkar Ranade氏らの論文によれば、FUSIは正確なプロセス最適化にかかっていると述べている。「不完全な、あるいは過度のNiSi化は大きなパラメータ変動を引き起こす原因となる。例えば、Vthがばらつくとゲートの仕事関数が変動しているような誤解を招く」と述べている。デバイスの信頼性はFUSIデバイスにとって重要な課題で、n型MOSの絶縁膜の経時破壊試験（TDDB：Time Dependent Dielectric Breakdown）やp型MOSの負バイアス温度不安定性試験（NBTI：Negative Bias Temperature Instability） が基準ウェーハと比較測定される。8）FUSIプロセスでは、従来CMOSで行えるようにp型やn型の仕事関数を独立に調整できることが望ましい。また、シリサイド化前にPoly-Siに不純物を導入することが可能であるが、蘭IMECの研究者らは、異なるNiSi相（nMOSにNiSi、pMOSにNiリッチなシリサイド）を用いて適切なP/NMOSの仕事関数としきい値電圧を得ることができることを示した。9）n型MOSFETの仕事関数の調整はYbのドーピングで行うことができる。シリサイドにはもともと細線効果があるため、このプロセスの要点はすべての配線幅にわたって、NiとSiの厚みの比を制御することである。p型MOSデバイスのSiの厚みは、ゲートシリサイド化を行う前に選択的なPoly-Siにより減少させることができる。連続的なシリサイド層は側壁スペーサ間に限定される。IMECによれば、簡略化した2ステップシリサイド化プロセスを行うことにより体積膨張や歪み、フィラメント、ボイドなどに関連したNiリッチのシリサイドの歩留り問題が解決することができたという。9）
　表2に最近のPoly-Si、FUSIおよびDual WFメタルのHigh-kの進展についてまとめた。ここに示したように、FUSIとDual-WFメタルでは仕事関数の調整とVthの制御が課題になっている。また、信頼性やプロセスインテグレーション、製造装置にも問題があるが、移動度劣化や電流減少など基本的な物理的問題を克服しなければならない。しかし、Dual-WFトランジスタ（nMOSにHfSiON/TiN、pMOSにHfSiON/TaCN/TiN）が導入されている。特にDual-WFのメタルゲートの手法は32nmノードまでは使われそうにないが、多くの半導体メーカーは技術的な障害を克服することができると確信している。

配線

　配線は回路の中で受動的な素子であり、性能を向上させるのではなく悪化させるだけである。トランジスタのスケーリングが進むにつれ、Cu配線の回路特性が悪化してくるため信号伝播遅延や消費電力、信号品質が悪化してしまう。スケーリングを行うために、追加の配線層やLow-k絶縁膜の導入が必要となり、配線性能の維持と信頼性確保が行われている。半導体メーカーは、コンタクト抵抗の最小化やCu配線のビアと配線抵抗の最適化、層間絶縁膜の低誘電率化に注力している。
　Al配線からCu配線への移行により、配線抵抗の改善の余地は少なくなってきているため、Cuと他の金属を少量混ぜて合金にするぐらいしか手立てがない。しかし、この方法では純粋なCuの優れた特性を悪化させてしまう。そこで、Cu/積層バリヤ膜の最適化に焦点が移っている。この積層膜はALDで配線底部と側面のバリヤ膜を形成し、無電解めっきで配線上部のバリヤ膜を形成するもので、できるだけバリヤ膜厚を薄くしながら低配線抵抗と高い品質を維持する。10）これまでPVD TaN/TaライナーはCu配線と同時に配線体積の16〜18％をスケーリングしてきている。11）もしプロセスインテグレーションの問題が解決できれば、より薄いALDのTaN/Ruの2層バリヤ層にすることでこの比率をもっと小さくし配線性能を向上させることができるかもしれない。これは層間絶縁膜の誘電率を3.0から2.55へ低下させるのと同等の効果があり、グローバル配線では非常に大きなものとなる。11）しかし、これまで適当なALD TaN膜が開発されてこなかった。問題となっているのはALDの粘着性とALDプリカーサからの汚染である。現在のところ、PVDプロセスが45nm以降のスケーリングに適合できるように改善され続けるだろう。
表2　High-k/メタルゲートの進展（出典：R.Jammy氏、米IBM社/米Sematech）
基準
コメント
Poly-Si
FUSI/High-k
Dual WF/High-k
J@(Vfb+1)V
〜103以下
問題なし
問題なし
問題なし
Tinv（Å）
1世代以上スケーリングできること
20〜30Å
18〜16Å
19〜14Å
Vt
バルクについてはBand-edge WFが必要；FD/UTSOIと低消費電力向けには緩和可能
45nm向け Vt調整
Vt調整
Vt調整
移動度
少なくともSiONの90％が必要：スケーリングによる移動度の保持が必要
良好
良好
良好
ΔVt
（トラップ、NBTI）
予備チェック可能、<40mV@10年
W/HfO2の場合140℃；NiSiと同等
PBTI
NiSiのPBTI
追加のテストが必要
信頼性（Tbd、Qbd）
予備チェック可能；追加のテストが必要
最終構造で追加のテストが必要
NiSiに追加のテストが必要
最終構造で追加のテストが必要
ホットエレクトロン
さらなる調査が必要
コスト/
スケーラビリティ
1世代以上のスケーラビリティがあること
ロバストなインテグレーション
ロバストなインテグレーション
ロバストなインテグレーション
装置化
装置化の準備と成熟度
300mm
シリサイドについて未成熟
エッチング
　無電解めっきによる配線上部のバリヤ膜にはCoベースのキャップ膜（CoWP）を採用する方向になっている。これは選択的な無電解めっき法により堆積することができる。12）この課題の1つは完全な選択的な堆積ができるかどうかである。性能上の主要な利点はエレクトロマイグレーション（EM：Electromigration） 耐性が2桁向上させるできる。もし、現状のSiNやSiCの絶縁膜キャップを除去することができるならば、この後堆積する層間絶縁膜の実効的な誘電率を減少させることができる。11）しかし、まだ後者については行われているわけではない。多くの半導体メーカーの専門家たちは、依然絶縁膜キャップが必要であると述べている。
　Low-k絶縁膜はメタル成膜プロセスと適切にインテグレーションされなければならないため、「動く目標」と呼ばれている。現在の技術ノードの製品（130/90nm）には比誘電率（k）2.5〜2.8のCVD（Chemical Vapor Depoition） SiON膜が主に使われている。k値が2.2〜2.3の膜は実現可能に見えるが、k値が2.0以下の膜は費用対効果が高いためインテグレーションすることは難しいと思われる。最先端の多孔質Low-k絶縁膜をインテグレーションすることが難しいため、配線設計のさまざまな進化が期待されている。10）
　配線のスケーリングにおける他の課題は、いわゆるサイズ効果である。配線幅がCu中の電子の平均自由行程（39nm）に近づくと金属表面や粒界で電子散乱が起こるため急激に抵抗が上昇する。この問題の「解決策」は見つかってはいない。しかし、巧みな配線設計法によりサイズ効果を最小化できるようになるにちがいない。
　65nm以下になると急激にコンタクト抵抗が増大するため、もう1つの差し迫った問題になっている。通常、コンタクト抵抗の改善にはCVD W核形成層やCVD W膜の堆積に引き続きPVD TiやCVD TiNバリヤ膜の堆積が行われている。ライナー膜と核形成層にALDプロセスを適用し中央部シームが小さい低抵抗W膜を採用すれば、コンタクト抵抗を50％以上改善することができる。長期的には、半導体メーカーはWコンタクトをCuに置き換えることになるだろう。11）
＊　＊　＊　＊
参考文献
1. M. Horstmann et al.,“Integration and Optimization of Embedded-SiGe, Compressive and Tensile Stressed Liner Films, and Stress Memorization in Advanced SOI CMOS Technologies,”IEDM, 2005, p. 243.
2. P. Singer, “Mixed-Orientation Transistors Built Without SOI ,”Semiconductor International , November 2005.
3. C.Y. Sung et al.,“High Performance CMOS Bulk Technology Using Direct Silicon Bond （DSB） Mixed Crystal Orientation Substrates,”IEDM, 2005, p. 235.
4. A. Oishi et al.,“High Performance CMOSFET Technology for 45 nm Generation and Scalability of Stress-Induced Mobility Enhancement Technique,”IEDM, 2005, p. 239.
5. T. Hayashi et al.,“Vth-Tunable CMOS Platform With High-k Gate Dielectric and Variability Effect for 45 nm Node,”IEDM, 2005, p. 927.
6. K.I. Seo, R. Sreenivasan, P.C. McIntyre and K.C. Saraswat,“Improvement in High-k （HfO2/SiO2） Reliability by Incorporation of Fluorine,”IEDM, 2005, p. 429.
7. S. Inumiya et al., “A Thermally-Stable Sub-0.9 nm EOT TaSix/HfSiON Gate Stack With High Electron Mobility Suitable for Gate-First Fabrication of hp45 LOP Devices,” IEDM, 2005, p. 27.
8. P. Ranade,“High Performance 35 nm LGATE CMOS Transistors Featuring NiSi Metal Gate （FUSI）, Uniaxial Strained Silicon Channels and 1.2 nm Gate Oxide,”IEDM, 2005, p. 227.
9. A. Lauwers et al.,“CMOS Integration of Dual Work Function Phase Controlled Ni FUSI With Simultaneous Silicidation of NMOS （NiSi） and PMOS （Ni-Rich Silicide） Gates on HfSiON,”IEDM, 2005, p.661.
10. M. Brillou_t,“Shifting Challenges in the Integrated Interconnection System,”IEEE IITC, 2005, p. 1.
11. S.M. Rossnagel, R. Wisnieff, D. Edelstein and T.S. Kuan,“Interconnect Issues Post 45 nm,”IEDM, 2005, p. 83.
12. P. Singer,“The Advantages of Capping Copper with Cobalt ,”Semiconductor International , October 2005.

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