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2006年3月号
Wafer Processing
ITRSにみる性能向上に向けた重要な課題
Peter Singer
* * * *
 新たに改訂された国際半導体ロードマップ(ITRS:International Technology Roadmap for Semiconductors)の目標の1つは、性能向上やコスト低減を行うために半導体業界が克服すべき重要な課題を特定することだ。各テクノロジーワーキンググループで「困難な課題」を挙げているが、その中でも特に「重要な課題」がITRSでとりあげられる。
 例えば、平坦なバルクCMOSのスケーリングは大きな問題に直面するとITRSは報告している。短チャネル効果を制御するために高濃度のチャネルドーピングが要求される。一方で、それが正孔移動度の減少やドレイン電流の低下を引き起こし、接合部にまたがる領域でトンネル効果やゲートからのドレインリークを増大させることになる。さらに、チャネル不純物の変動によりしきい値電圧のばらつきが増大するため、回路設計において供給電圧のスケーリングが困難になる。極薄ボディ構造や完全空乏型SOI(FD-SOI:Fully Depleted Silicon On Insulator)、マルチゲートMOSFET(例えばFinFET)のような新しい構造が製造に適用されていくことが見込まれている。これを適用するには数多くの新しい困難な課題を伴う。特に困難な課題となるのは変動しやすい極薄ボディの膜厚制御だ。この問題を解決するには、回路設計や構造の改善と併せて検討を進め、特に電力消費を管理しなければならない。
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 無線技術やアナログ/ミクストシグナル技術の分野では、特にチップ内のデジタルとアナログ領域間でのシグナルの分離が微細化や複雑さの増大とともに特に難しくなる。電源と接地、共有基板を通じてノイズの結合が発生する可能性があるためだ。アナログ機能と高性能デジタル機能をチップ上に混載することは、デバイスのパターンと供給電圧の両方をスケーリングすることと同様に、困難さが増している。1つのダイまたは基板の上に、高性能アナログ回路と高度に複雑なデジタル信号処理(DSP:Digital Signal Processing)機能を搭載するためには、シグナルの分離が重要である。
 同様に特性や集積度を継続して上げていくためには、根本的に低待機電力(LSTP:Low Standby Power)デバイスの材料や構造を変更しなければならないだろう。高誘電率(High-k)ゲート絶縁膜、チャネル歪みを引き起こす埋め込み構造やメタルゲート電極のような新しい材料を導入すると、しきい値と電流の不整合や1/fノイズにより挙動を予測することが難しくなる。デュアルゲートやFD-SOIデバイスのような非古典的CMOSの電気特性は、現在のCMOSとは根本的に異なっている。この違いには回路設計者へのメリットだけではなく、克服すべき障害も含まれている。現在のアナログ/RFドライバーデバイスや抵抗器、バラクタの製造には個別にプロセスが必要になる可能性があるため、ダイのコストも増加する。
 プロセスインテグレーション、デバイス、構造およびFEOLプロセスのテクノロジーワーキンググループは、新しいゲート構造のプロセスや材料も重要な問題と見ている。酸化膜換算膜厚(EOT:Equivalent Gate Oxide Thickness)は、CV/I改善要求に応じてますます薄くなる。EOTの薄膜化はスケーリングとともに最も困難な課題として浮上してきた。デバイスの信頼性を確保しながら、酸窒化ゲート絶縁膜(SiON)の最適化やEOT 1nm未満へのスケーリングを継続していくことが高性能(HP:High-Performance)マイクロプロセッサにとって重要であると考えられている。しかし、低電力アプリケーション(低消費電力およびLSTP)においてSiONゲート絶縁膜は、リーク電流への厳しい要求を満たすことはできなくなる。そのため、誘電率の高いHigh-k材料を導入しトンネル電流を抑制させながら、ドレイン電流を保持することが必要になる。どちらの場合でも、ゲート電極の空乏層の幅を最小化しBの拡散を防止するために、ゲート電極の材料やプロセスを最適化する必要がある。このため従来のPoly-Siが適用できなくなり、適切な仕事関数を持つメタルゲートの導入を余儀なくされた。
 DRAMでもスケーリングが継続して行われており、これまでにない小さなセル領域にメモリーキャパシタを形成することが求められている。同時に25〜35fFのメモリー静電容量を保ち、蓄積したデータの信頼性を確保しなければならない。このためAl2O3やHfAlOx 、Ta2O5のようなHigh-k絶縁膜材料が3次元メモリー構造に導入されるようになった。キャパシタ絶縁膜の膜厚に付随する問題を回避するため、キャパシタ構造が金属−絶縁膜−半導体から金属−絶縁膜−金属へと変わりつつある。しかし、さらにスケーリングを進めていくためには、薄い絶縁膜や高誘電率のHigh-k材料を用いたプロセスの構築に取り組む必要があるだろう。

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