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2006年5月号
ナノテク新時代を支える
SOIウェーハ技術
Carlos Mazure
Andre-Jacques
Auberton-Herve
仏Soitec社
www.soitec.com
　ナノテクノロジーは基板レベルから始まる。ウェーハ基板設計とデバイス構造の境界がなくなりつつあり、ここでは次世代の基板技術と、その可能性に注目する。
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図1　2004年のITRSと比較した基板準備ロードマップ
図2　異なる埋め込みメモリーに対するF2の倍数でのセルエリアスケーリング(Fは特性サイズ)。トランジスタとキャパシタではなくトランジスタのみが使用されているので、eZ-RAMはダイ全体を縮小するフローティングボディセルトランジスタとなる
(出典：Innovative Silicon社)
　90nm以降のデバイス開発は、大きく2つの方法に分かれる。1つは高性能デバイス用の開発で、もう1つは携帯無線機器用の消費電力を抑えたSoC(System on Chip)の開発である。
　デバイスの高性能化では、SOI(Silicon on Insulator)ウェーハなどの最先端の基板技術が技術革新のトリガーとなっている。ハイブリッド結晶方位や歪みSiとSOIを組み合わせることによって、電子と空孔の移動度を改善し性能を向上することが可能となる。また、高性能化では、超薄厚SOIや局所歪みSi技術、MOSFETの性能を劣化する高温箇所の影響を低減する方法などが提案されている。
　中期的にはデバイス構造はプレーナ型に留まる傾向にあるが、32nmノードになるとFinFETなどの3次元構造が先端の半導体メーカーで採用され始める。現在は部分的空乏型(PD)SOIが採用されているが、静電デバイス特性を向上させるために完全空乏型(FD)SOIへと切り替える企業もでてくると思われる。それぞれの方法には、技術的メリットもあるが難しい課題も残されている。
　国際半導体技術ロードマップ(ITRS：International Technology Roadmap for Semiconductors)の最新版では3年サイクルの技術世代が予測されているが、最先端の半導体メーカーは2年サイクルで考えている。ウェーハメーカーは半導体メーカーの判断に従って、生産開始に先立ちいくつかのオプションを用意しておかなければならない(図1)。

高インピーダンスSOI

　最先端のRF SoCの製造を狙う半導体メーカーは、高い抵抗を持ったハンドルウェーハと高インピーダンスSOIウェーハの特性を利用することができる。50nm以下の極薄酸化膜が埋め込まれたSOIは、埋め込み酸化物を通してハンドルウェーハ上に逆バイアスを印加することでn領域とp領域をわけることができる。これらのSOIウェーハを使用すると、電子機器の消費電力を大幅に削減しバッテリー駆動時間を長くすることができする。例えばSiチップに直接取り付けられるインダクタのような受動素子の性能は、高い抵抗を持った基板(HR基板：High-Resistivity Substrates)により性能改善され、低スタンバイ電力および低動作電力のデバイスは絶縁体による分離を最大限に利用することができる。
　従来のバイポーラと比較して、SOIはRFアナログとロジック間のクロストークを大幅に低減でき、受動素子の搭載も容易になる。1)高インピーダンスSOI は、RF回路と電圧制御発振器(VCO)、低ノイズアンプ(LNA)を組み合わせたアナログ/デジタル混合回路に適しており、プロセスのばらつきや動作中の障害に対して強い特性が得られる。
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　高インピーダンスのSOIはハンドルウェーハまたはベースウェーハがHR基板(>1ｋΩ-cm)となる。SOI技術は完璧な酸化膜により、基板に入ってくるノイズの直接経路を切断できる。HR基板は静電結合を低減するだけでなく、基板のRF損失も低減することが可能になる。しかし、バルクSiウェーハとは対照的に、ラッチアップが懸念されている。
　SOIは高いQファクタのインダクタが得られ、高周波数でバルクウェーハで使用されるパターン化接地シールド(PGS)が不要になる。HR SOIに搭載される受動素子は、InPで得られるものと匹敵する。
　CMOS SOIはGaAsやBiCMOS技術に取って代わることができるコスト効果の高い代替案だ。さらに、層転移技術はHR SOIの製造を可能にし、製造工程を大きく変えることなくノイズを減らしRFゲインを最適化することができる。

SOIによる埋め込みメモリー

　SOIのフローティングボディ効果はデータ保存に適用することも可能で、実際にSOI MOSFET上でフローティングボディ効果を利用してキャパシタの無いシングルトランジスタのDRAMセルが開発された。1)過剰なマイナスおよびプラスの帯電がデータを保持するのに使用できる。nチャネルのデバイスでは、過剰なプラス帯電により電流が増加し「1」が書き込まれる。本体からプラス帯電を除去すると、チャネル電流が低下し「0」となる。フローティングボディセル(FBC)とその他のメモリー構造とのサイズの比較を図2に示す。4F2ほどのフットプリントで(Fは最小設計寸法)標準SOIプロセスによって高密度エンデベッドメモリーブロックが実現可能である。
　エンデベッドメモリーが現在のマイクロプロセッサの70％以上の領域を占めており、FBC埋め込みメモリーによってチップサイズを大幅に削減し、それに伴うコストの削減もしくは一定の領域へのメモリーを追加することが可能になる。

ハイブリッドSOI技術

　(100)基板と比較して、(110)基板は空孔移動度が約倍になるというのはよく知られている。複合結晶面を持ったハイブリッドSOIでは、それぞれpチャネル、ｎチャネル用の(110)や(100)の結晶面上に複合基板が形成される。基板は(110)Si層を(100)ハンドルウェーハ上へと移動させて形成される(図3)。ハイブリッドSOIには(110)面上に(100)層を形成したものもある。
　(110)面上に製造された40nmのp型MOSFETでは、45％の電流の増加が可能になったが、同じく(110)面上のn型MOSFETでは35％下がった。この問題を解決するため、nチャネル領域の(100)面結晶部分に埋め込まれた酸化膜のエッチングを行い、スペーサーを形成した後選択Siエピタキシャル成長を行う。基板の界面で発生する欠陥を排除するため、活性領域よりも多めに膜を成長させる必要がある。最終的にはCMPで平坦化を行い、同じ基板に(110)と(100)領域のある複合ウェーハが得られる。

歪みSOI

　歪みSOIでは2軸の歪みSi層がSOI上層に使用され、電子移動度を高めている。歪みSiデバイスは、キャリア移動度と電流を効果的に増加させる技術として出現した。単軸の部分歪み技術は、いまや安定した技術となっている。我々は2軸伸張ウェーハレベルの歪み技術に着目している。2軸張力歪みによって面内と垂直溝間での伝導帯の縮退が進む。これによって溝間の散乱が減少し、下位伝導帯の分裂を促し、面内電子有効質量を減らすことでキャリア移動度が増加する。さらに歪みレベルが高度になると、重/軽空孔の縮退が進み、空孔にも類似した効果がもたらされる。
図3　空孔移動度(μ)は(110)面の(pチャネル)で増大し、電子移動性は(100)面の(ｎチャネル)で増大するため、組み合わせることによってハイブリッドウェーハはこれらを最適化できる。(110)Si層を(100)ハンドルウェーハ上に移動させて製造する
　これまで、半導体業界では2つのタイプの基板が評価されてきた。歪みSOI(sSOI：Strained Silicon Directly on Insulator)とGe歪みSOI(sGOI：Strained Silicon on Relaxed Silicon Germanium on Insulator)である。しかし、Ge含有による欠陥やプロセス上の制限がないため、sSOIに対する関心が高まってきた。一般的な歪みSiの厚さは、FDデバイス構造の場合10〜20nmで、現在のPD構造の場合は70nm以内である。通常のストレス値は1.5GPa±20MPa(1σ)である。
　最終的な移動度とn/pチャネルの電流の増加は、歪みを生み出すSiGeテンプレートのGe含有量による。(110)SiGe面での歪み効果が大幅な空孔移動性増加をもたらす。Ge濃度20％の弛緩SiGeテンプレート上に形成された歪みSi膜の場合、1.5GP以下の2軸応力が得られる(図4)。これによってn型MOSFETの移動度が80％上昇し、結果的に電流電位が40％増加した。Ge濃度が40％まで上がった場合、pチャネルでも同レベルの移動度上昇が可能になる。
　トランジスタとゲート酸化膜の信頼性に関する研究では、SOIサンプルに対して、CMOSプロセス中に下層SiGe膜の拡散による影響はないという結果が得られた(図5)。2)
　短チャネルデバイス製造用の超薄厚SOIを開発するために、SOIの微細化への対応が研究されている。最近では、PD MOSFET上の40〜50nm厚のSOIが報告されており、ゲート酸化膜のリーク電流が30％減少し、SRAMの書き込みマージンが60％増加したとしている。
　長チャネルでは電流増加が50％であるのに対して、Ion増加は150nmチャネルで25％にとどまり、40nm長のチャネルよりも少なくなる。これは、短チャネル域のソース/ドレイン(S/D)直列抵抗が原因である。S/D直列抵抗の問題が半導体メーカーから指摘されている。S/D形成プロセスが改善されることで、寄生直列抵抗は低減し、短チャネルで歪みによって増加した移動度とIonの回復が可能になる。
　この研究における結果は、適切な処理を行えば、たとえ膜厚が薄くなってもパターニングやデバイス形成後で歪みSi膜は弛緩しないということである。活性領域の歪みはしきい電圧変化(ΔVt)によって電気的にモニターされており、これは歪みSiのバンドギャップが小さいためである。この結果は65nm以降の世代におけるsSOIの可能性を示している。
　エピタキシャル成長技術と層転移技術の組み合わせによって、バンド構造開発に対する多くの可能性が開け、現在のsSOIよりも移動度を上げることができる。エピタキシャル成長技術を活用した例にデュアルチャネルがある。SOIやsGOI基板と比較して、高キャリア密度においてでも2〜3倍の空孔移動度の増加が可能となる。
図4　厚さ(363.8nm)を関数とした2軸歪みSOIの応力測定結果。半値全幅において変化が乏しく、厚みが異なっても歪みが均一であることを示す
図5　弛緩SiGe上(ｓGOI )ｎMOSFETの歪みSiはSOIと同様に換算チャネル長とキャパシタンス厚によって平均Vtが変化する3)

GOI

　GOI(Ge on Insulator)は高付加価値基板の開発においては最先端の技術である。1)高性能CMOSデバイスやフォトディテクタ、太陽電池などへの適用が模索されている。Siウェーハ上もしくはGeバルクウェーハ上のエピタキシャル成長層がGeドナーウェーハとなる。GeバルクウェーハはSiより重く、脆い。GOIによってこれらの問題は解決され、また、Ge MOSFETはSiプロセスラインと互換性を持つことができる。
　Geドナーウェーハへのエピタキシャル成膜は300mmウェーハまで対応可能であるが、結晶欠陥を起こしやすいという問題がある。通常のSi洗浄ではGe表面を粗くしてしまうため、Ge表面の処理は難しい。Si CMOSの製造ラインにおいて0.15nmGOIプロセスは実証されたが、MOSFET Ion/Ioffの割合が低く、移動度も改善の余地がある。Ge界面上のMOSFETの品質が問題があった。GOI技術はGeバンドギャップが狭いことによる接合リークとバンド間トンネル現象を解決する必要がある。

超薄埋め込み酸化膜SOI

　埋め込み酸化膜(BOX)の熱伝導率はSiの約1/100以下である。したがって、ON状態で使用されるデバイスや負荷の大きな回路に使用されるデバイスの場合、SOI内の発熱が懸念される。最悪の場合、薄膜Siや厚いBOX層ではSi膜厚を薄くすることで熱伝導率が下がるが、反対に熱抵抗が増加する。
　簡単な対策として、BOX層の厚みを減らすことがある。熱伝導率はBOX厚を150から20nmへと縮小することによって上昇する。しかし、寄生容量の上昇とデバイス性能全体の低下を引き起こす。もう1つの方法には、高熱伝導材料を埋め込み絶縁体として導入することである。これにはいくつかのオプションがあるが、SiNが最も効果的なようだ。これは安定した物質で、SiO2よりも大幅に熱伝導率が高い。絶縁体への埋め込み混合窒化膜や酸化膜は熱伝導基板の性能を改善するのに可能な方法であることが分かっている(図6)。
図6　Si窒化物・酸化物埋め込み絶縁体のSEM断面図
　 その一方で、低消費電力デバイスが必要な場合、超薄BOX層は有利である。低電圧稼動向けバックゲートとして埋め込みn、p域がハンドル基板に簡単に形成することができる。裏面ビアを加えると前面ビアがデバイスのVtを下げ、電流が増加すると同時にOFF電流が減少する。これは特にSoC向けとして有効と考えられる。

FinFET

　FinFETは微細化をすすめるためには重要かつ革新的な技術である。FinFETの種類はいくつかあり、主にFD SOIを採用する。Si層の膜厚によってトランジスタの幅が決まり、再現性を保証される。Finのパターニング後のBOX層のアンダーカットを制御することでΩ-FETが決定される。BOX層はエッチストップ膜としても機能する。SiN膜を導入すればエッチング選択比が向上し、Fin側面のラフネスを抑えるH2スムージング時に絶縁膜のアンダーカットを回避することができる。

ナノエンジニアリング

　基板技術は自己組織化ナノパターンの開発においても重要な役割を果たす。1)Si同士の接合は実現可能なナノ構造の良い例だ。図7は上下ウェーハ間のΨひねり角度におけるSi(100)ウェーハ二枚をボンディングした2次元転位アレイを示す。2枚の結晶表面がボンディングされると上下格子間の格子不整合を遠近調節する転位ネットワークが生じる。結晶軸の面内回転によってねじれ転位や表面複合ミスが発生し、混合転位が起こる。
図7　ねじった角度で2枚のウェーハを接合した2-DのねじりSi表面転位の像。これはGe量子ドットのナノ成長やDNAセルなど、ナノ組織のテンプレートとして使用できる
(出典：仏CEA)
このような転位アレイは超薄ボンディング層で2-Dの定期的歪みを誘発し、Ge量子ドットのナノ成長、メモリー結晶、DNAセルなど、後続プロセスのナノ組織用のテンプレートとして使用される。現時点では、層転移技術でのみウェーハレベルのナノ自己組織化が達成できる。

まとめ

　基板技術はトランジスタの微細化を進める大きな要素であり、ナノテクノロジー時代の1つの大きな特徴となる。アプリケーションを問わず、次世代回路技術に対する要求が基板技術の開発を促進してゆくだろう。

謝辞
　この記事は異なる企業や研究機関、大学などの多くのチームによる努力の成果である。特に、仏Soitec社の G.Celler氏、B. Ghyselen氏、I.Cayefoureq氏、F. Letertre氏および吉見信氏、LETI/CEA のN. Kernevez氏、ベルギーIMECのM. Meuris氏、米MITのG. Fitzgerald氏、米Freescale Semiconductor社のB.Y. Nguyen氏、米IBM社のH. Hovel氏、M. Ieong氏、米AMD社のD. Greenlaw氏、米Innovative Silicon社のP. Fazan氏に感謝する。
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Carlos Mazureは、Soitec社のCTOであり、2001年から戦略先端技術開発組織のマネージャーを務めている。同氏は基板技術と最新のアプリケーションを特定する。仏グルノーブル大学と独ミュンヘン技術大学の物理学博士号を取得。
Andre Auberton-Herveは、Soitec社の社長兼CEOであり、共同創立者である。同社の戦略、経営、財務を管理する。1992年に同社を共同創立し、LETIとThomson-CSF巻の共同開発を運営した。仏Ecole Centrale de Lyon大学で半導体物理学の博士号と材料科学の修士号を取得している。
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参考文献
1. C. Mazurė and A.J. Auberton-Hervė “Engineering Wafers for the Nanotechnology Era,”Proc. of 35th European Solid-State Device Research (ESSDERC), p. 29.
2. A. Sadaka et al.,“Fabrication and Operation of Sub-50 nm Strained-Si on Si1-x Gex Insulator (SGOI) CMOSFETs,”IEEE Int. SOI Conf., 2004, p. 209.
3. A.V.Y. Thean, et al., “Performance of Super-Critical Strained-Si Directly on Insulator (SC-SSOI) CMOS Based on High-Performace PD-SOI Technology,”Proc. IEEE Symp. VLSI Tech., June 2005, p. 134.
4. J. Jung, M.L. Lee, S. Yu, E.A. Fitzgerald and D. Antoniadis, “Implementation of Both High Hole and Electron Mobility in Strained Si/Strained Si1-y Gey on Relaxed Si1-x Gex,”IEEE Electron Device Letters, July 2003, Vol. 24, p. 460.

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