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2006年7月号
Cu配線の有限サイズ効果を抑える
G.B. Alers,
J. Sukamto,
S. Park,
G. Harm,
J. Reid
米Novellus Systems社
www.novellus.com
　めっき薬液、表層のCu膜、およびアニール条件を最適化することで、Cu配線の抵抗率に対する影響を配線表面の散乱だけに抑えることができる。
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図1　アスペクト比2：1の配線でバリアの厚さが増したことによる有効横断面の縮小
　微細化が進むと、物理的な限界が材料の機能やプロセスを制限するようになる。リソグラフィの場合、光の波長が投影パターンの微細化を制限する要因となる。ゲート酸化膜の場合は、電子のトンネル効果の発生する距離が酸化膜の厚さを制限する要因となる。配線の場合には、まず直面する物理的な限界は、メタル配線に存在する電子の平均自由行程だ。メタル配線の寸法が平均自由行程(λ)と同程度またはそれ以下のとき、配線表面における散乱が本来のフォノン散乱に加わり、電子の散乱時間が減る。1〜3)Cuの場合、電子の平均自由行程は室温で約40nmであり、最初の2、3層目のメタル層の配線寸法は現在70 nm未満となっている。そのため、界面における散乱が増加するとCuの抵抗率も増加する。配線の寸法によって結晶粒成長が制限されると、結晶粒界における散乱が重要な役割を持つようになる。微細化が進むと抵抗率が増すこの現象は、Cu配線の有限サイズ効果として知られている。
　本稿では、Cu配線に対して影響を与えるいくつかの散乱メカニズムについて考察する。粒界散乱がない場合、アスペクト比2：1で配線幅が30nmのとき、Cu配線の抵抗率は2倍になる。粒界散乱が加わるとさらに抵抗率は増える。この抵抗の増加が回路の性能にどう影響するかは、多層配線の設計に依存する。一般的には、ローカル配線で起こるRC遅延は、配線の抵抗ではなく、トランジスタの抵抗によって制限されるため、Cuの抵抗率が増えてもローカル配線では影響はない。多層配線の中間層は抵抗の増加に最も影響されやすいが、ここで起きる有限サイズ効果は、設計基準を大きくしてリピータを挿入することで抑えることができる。

バリア効果

　Cu配線の形成には、Cuと絶縁膜の間にバリアメタル層(通常TaN)が欠かせない。この層は、絶縁体へのCuの拡散を防ぎ、Cuとトレンチの間に十分な密着性を確保する。このバリア膜はCuよりもはるかに抵抗率が高いため、配線からのCuの浸透を効果的に防ぐことができ、有効断面積を減らして配線抵抗を上げる。配線の信頼性を確保するために必要なバリア膜の量は、使用する堆積方法によるが1〜5nmとなっている。5nmの厚さのコンフォーマルなバリア材で覆われた幅60nm、高さ120nmの配線では、有効抵抗率は純Cuライン(図1)よりも20％高い。近年のPVDの進歩により、トレンチの底から側壁までを再スパッタリングすることで、ほぼ配線の形状に合わせてバリア層を堆積させることが可能になった。4)これによって、十分なカバレッジを確保するためにトレンチに堆積させる必要があるバリア膜材料の量が減り、PVDバリアを32nmノード以降でも使用できるようになった。
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粒界散乱

　トレンチをCuで埋め、次に配線抵抗を減らすために重要な要素はCuの抵抗率となる。ここでは、表面散乱、粒界散乱といった散乱メカニズムを制御することが必要だ。90nm幅のCuラインの抵抗率は文献によって異なり、2.4μΩ-cmから3.2μΩ-cmとばらつきがある。2)5)報告されているCuの抵抗率にこれだけ大きなばらつきがあることは、シード、めっき、およびアニール工程のプロセス変動がCu固有の抵抗率に影響を与えている可能性があることを示している。
　Cu電解めっきを使えば、非常に純度の高いCuを堆積させることができ、結晶粒を大きく成長させることが可能になる。6)Cl、C、Sといった不純物の濃度は、一般的に10〜100ppmと低い。7)このような濃度では、Cuに含まれる不純物の抵抗率が1〜20μΩ-cm/％の範囲にある場合、電子の散乱に大きな影響を与えることはない。しかし、不純物はCuの結晶粒の成長に大きな影響を与え、所定のアニール条件下で抵抗率を左右する要因となる。7)
　Cu配線の粒径が電子の平均自由行程と同程度またはそれより小さければ、粒界散乱は抵抗率にかなりの影響を与えることになる。堆積したCu結晶の粒径は約10nmで、抵抗率はバルクCuよりも20％高い。めっき後アニールを行うと、結晶粒度は増し、粒界散乱は減少する。その結果、膜内抵抗率はバルクCuの1.7μΩ-cmに近い値となるが、トレンチのCu結晶は側壁に成長を阻まれる可能性がある。7)8)そこで、薬液を最適化することで、トレンチの表面を覆うCu層の結晶粒組織がトレンチの中に浸透することが可能になり、トレンチ中の結晶粒を大きくすることができるようになる。図2は、アスペクト比5：1の配線トレンチの中の結晶粒組織に2種類のめっき薬液が与える影響を比較したものだ。どちらの薬液を使っても、Cu結晶の大きさは電子の平均自由行程よりも数倍大きく、めっきアニール後の粒界散乱がない状態と同様だ。しかしトレンチの中では、薬液Aを使用した場合の粒径はトレンチの形状によって制限され、結晶粒がCu膜のものよりもかなり小さくなっている。一方、めっき薬液Bでは薬液Aと比較してCuの純度が高く、再結晶しやすい傾向が見られ、どのアニール条件でもCu膜の結晶粒成長がアスペクト比5：1のトレンチにまで浸透していることがわかる。上部を覆うCu膜からトレンチに結晶粒組織が移ることで、粒界散乱を最小限に抑えた、あるいはまったく存在しないCu配線の形成が可能になる。
図2　薬液がアスペクト比5:1の配線の結晶粒成長に与える影響
　同じように、バリア材やシード条件もCu膜の再結晶に影響するため、粒界散乱に影響を与える。再結晶を促進するバリアは、結晶粒を大きくすることで配線抵抗率を減らすために役立つ。また、粒径が小さな薄いシード膜では、電解Cuめっきのアニール時間が短くなる傾向がある。7)
　アスペクト比が一定のままで配線幅が小さくなると、配線深さも小さくなる。そうなると、表面を平坦化する必要がある堆積Cuの厚みも減り、その結果、結晶粒度の小さなCu膜が表層にできる。これが配線内のCuの抵抗率に影響を与えることになる。図3は、深さ60nmで幅だけを変えた複数の配線に対して、表面を覆うCu膜の厚さが抵抗率にどのような影響を与えるかを示したものだ。この結果から、Cuめっきの厚さは配線の抵抗率に対してアニール条件よりも大きな影響を及ぼすことがわかった。Cu膜の厚さが平均自由行程に近い場合、薄いCu膜の粒径が小さいことで抵抗率が高くなる可能性があるのだ。
　次に行われる絶縁体膜の堆積中に、Cuがまたアニールされてさらに結晶粒成長を促すことがある。しかし結局、最終的な粒径は厚みによって制限される。λ以上の深さがある配線では、結晶粒が横方向に十分に成長するため、粒界散乱が減る。そのため、膜の厚さがλに近づくにしたがい、配線の深さを慎重に検討して、アニール条件に合った寸法にする必要が出てくる。このように、トレンチ形状、めっき法、アニール条件、およびバリア・シード条件が粒界散乱を減少させる鍵を握っている。
図3　Cuめっきの厚さがサブ100nm配線の抵抗率に与える影響
図4　さまざまなバリア膜の大きな結晶Cuで起きる薄膜散乱。抵抗率と厚みの関係は、すべてのケースで散漫散乱と100％一致した

界面散乱

　粒界散乱を完全に除去できたとしても、配線界面の散乱がまだ残っている。拡散反射境界がある場合の抵抗率に対する表面散乱の影響はボルツマン輸送方程式に基づいて詳細にモデル化されている。9)10)表面散乱によるエネルギー散逸は、メタル薄膜の反射係数pによって決まる。抵抗率に最も大きな影響があるのは反射係数p=0の純粋な散漫散乱で、p=1の純粋な弾性散乱では抵抗率にまったく影響しない。薄い膜の場合、表面散乱の抵抗に対する影響は次の方程式で示される。




　ここで、poはバルクCuの抵抗率、λはCuの電子平均自由行程、tは膜厚であり、kは形状によって決定される定数だ。5)薄膜の2つの表面で起きる散乱の場合、k=3/8になる。配線の形状を変えることができない場合、表面散乱を減らす唯一の方法は、界面散乱の反射率の操作だけになる。PVD TaNに替わるバリア材料は、WN、Ru、原子層蒸着(ALD：Atomic Layer Deposition)によるTaNなど、いくつか存在する。こういったバリア層による電子散乱を定量化するため、抵抗率への影響を排除するためにCu結晶の粒径を最大化した薄膜構造を形成した。さまざまなバリア材でサンプルを作成し、続いてPVDシード膜と1μmの電解Cuをその上に形成した。次にこの積層構造に対して、結晶粒を1 μm以上に成長させるのに十分な温度でアニールを行った。CMP(Chemical Mechanical Planarization)を用いて厚みを10〜200nmにし、四探針プローブ抵抗とX線蛍光測定を組合せて抵抗率をそれぞれの厚さごとに測定した。PVD TaN、ALD TaN、WN、およびRuにおけるその結果が図4に示されている。これらバリア材の抵抗と厚みの対応グラフはすべて同じような曲線を描き、純粋な散漫散乱に対応するλ=40nmとp=0の方程式で表すことができた。8)11)Cuの上面を空気ではなくバリア材で覆った構造でも上記と同じ結果が得られた。そのため、現在検討されている代替バリア材料はCu配線に固有の表面散乱に影響を及ぼさないことがわかる。これは、界面散乱の反射率が改善された他の材料の使用を否定するものではないが、どのような代替材料でも、エレクトロマイグレーション信頼性に必要なCuの拡散性や密着性といった、バリア層に必要なその他の条件を満たす必要があるということだ。
　表面散乱が完全に散漫である場合、粒界散乱が存在しない状態のCu薄膜に最低限必要な抵抗率を見積もることができる。この方程式は、(1.2＊(1+AR))/AR(ARは配線のアスペクト比)の倍数要因を使って、薄膜だけではなく配線にも適用することができる。3)さまざまなトレンチの深さと変化する幅の組み合わせで予測された値が図5に示されている。この図から、トレンチが浅くなっていくにつれて上面の散乱が増し、それによって抵抗率が増すことがわかる。アスペクト比が2：1のCu線では、配線幅が30nmになると抵抗率が2倍に増える。図5に示されているデータは深さ150nmのCu線を使って求めたもので、粒界散乱の影響が最小限になるようにすべてのプロセスを最適化してある。ここから、100nm以下の配線の抵抗率を操作して粒界散乱を減らすことは可能かもしれないが、表面散乱を減らすためにできることはほとんどないことがわかる。

回路に対する影響

　プロセスの見地からすると、平均自由行程というスケールでサブ100nmのCu配線で抵抗率が増加することは、メタル配線の有限サイズ効果の普遍的な特徴だ。粒界散乱の影響はプロセス条件によって変えることができるが、界面散乱を回避できる材料や方法はないようだ。
　そうなると、この抵抗の増加が最終的に回路の性能を制限するかどうかが次の問題になる。現世代の回路では、回路遅延全体で配線遅延が半分以上の原因を占めているが、使用するメタル層にも依存する。配線関連のRC遅延は、約100μmの配線だけに存在する。12)
　配線が短くなると、トランジスタの抵抗がメタル配線の抵抗よりも影響が大きくなり、RC遅延の主な要因となる。小型CPUのコアではゲートがほとんどなのでメタル抵抗の影響を受けることは少ない。抵抗に対して最も敏感なのはチップレベルの長距離配線だが、通常そういった配線は、設計基準が緩やかな上層のメタル層にある。長距離配線には、リピータを挿入して配線遅延とスルーを減らすこともできるが、リピータのゲート遅延が加わるため、リピータサイズと配線距離のバランスをとる必要がある。リピータの挿入のほかにも、メタル抵抗の問題には設計による解決策も役立つかもしれない。
図5　さまざまな配線深さにおけるCu線の抵抗率と配線幅の関係を示したグラフ。反射係数p=0として界面散乱だけが存在すると想定。最適化されたCuプロセスを使った抵抗率データでは、抵抗率を制限しているのは界面散乱だけになる

設計上の工夫によって解決

　有限サイズ効果によるCuの抵抗率の増加に対してプロセス変動が与える影響について見てきた。結晶粒界の電子散乱は、配線の形状、バリア、シード、Cuめっきの薬剤を最適化することで制御できる。しかし現在のところ、配線側面の表面散乱に対しては解決策は見つかっていない。Cuのバリア材として検討されたすべての材料に、界面における散漫散乱が存在する。これにより、アスペクト比2：1の30nm配線ではCuの抵抗率が約2倍に増加する。幸い、微細化条件が最も厳しい配線は距離が短いため、回路の性能に対する影響は少ない。距離の長い配線がCuの抵抗率増加の影響を最も受けるが、そういった配線の寸法は大きくなることが多いため、リピータの挿入と設計上の工夫によって解決が可能だ。

謝辞

　貴重な意見をいただいたN.S. Nagaraj氏、R. Powell氏、R. Shaviv氏、およびB. van Schravendijk氏に感謝の意を表する。
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Jonathan Reidは、米ノースカロライナ大学で分析化学/電気化学の博士号を取得。米Novellus Systems社でCuめっき装置「Sabre」とめっきプロセスの開発に従事している。
John Sukamtoは、カリフォルニア大バークレー校にて化学工学および原子力工学の理学士号を取得し、米ミネソタ大学で化学工学の博士号を取得。Novellus Systemsに入社する以前は、パシフィック・ノースウェスト研究所に勤務。
Glenn Alersは、Novellus Systemsの主席エンジニア。1991年に米イリノイ大学アーバナ・シャンペーン校で博士号を取得。
Seyang Parkは、韓国の先端科学技術大学院大学で材料科学と工学の修士号を取得し、米イリノイ大学アーバナ・シャンペーン校では材料科学および工学の博士号を取得。現在、Novellus SystemsでCuのめっきプロセスの開発に従事している。
Greg Harmは、2000年にカリフォルニア大学から物理学の学士号を取得。2001年から現在まで、Novellus Systemsのテストエンジニアとして勤務している。
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参考文献
1. F. Chen and D. Gardner, Influence of Line Dimensions on the Resistance of Cu Interconnections, IEEE Electron Dev. Lett., 1998, Vol. 19, p. 508.
2. G. Steinlesberger et al., Electrical Assessment of Copper Damascene Interconnects Down to Sub-50 nm Feature Sizes, Microelectron. Eng., 2002, Vol. 64, p. 409.
3. W. Steinhöl, G. Schindler, G. Steinlesberger, M. Traving and M. Engelhardt, Comprehensive Study of the Resistivity of Copper Wires With Lateral Dimensions of 100 nm and Smaller, J. App. Phys., 2005, Vol. 97, p. 023706.
4. G.B. Alers et al., Barrier-First Integration For Improved Reliability in Copper Dual Damascence Interconnects, IEEE Intl. Int. Tech. Conf., 2003, p 27.
5. C.H. Jan et al., A 90 nm High Volume Manufacturing Logic Technology Featuring Cu Metallization and CDO Low-k ILD Interconnects on 300 mm Wafers, IEEE Intl. Tech. Conf., 2004, p. 207.
6. J.D. Reid, Copper Electrodepostion: Principles and Recent Progress, Jpn. J. Appl. Phys., 2001, Vol. 40, p. 2650.
7. J.H. Sukamto and J.D. Reid, Impact of Bath Composition on the Purity and Room Temperature Anneal Characteristics of Thin Copper Film, Proc. 2004th Elec. Chem. Soc., 2004.
8. S.H. Brongersma et al., Copper Grain Growth in Reduced Dimensions, IEEE Intl. Tech. Conf., 2004, p. 48.
9. K. Fuchs, Proc. Cambridge Philos. Soc., 1938, Vol. 34, p. 100.
10. A.F. Mayadas and M. Shatzkes, Phys. Rev. B 1, 1970, p. 1382.
11. S.M. Rossnagel and T.S. Kuan, J. Vac. Sci. Tech. B22, 2004, p. 240.
12. N.S. Nagaraj, Impact of Copper Resistance Scaling: A Design Perspective, Sematech/Novellus Wkshp. on Copper Resistivity, June 2005.

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