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2006年8月号
Wafer Processing
パラメトリックDFMがゲートリークに対応
Peter Singer
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 DFMツールメーカー米Blaze DFM社が最近開発したソフトウェアによって、設計が各トランジスタをどのように使用するかを分析し、リーク電流の減少、タイミングの最適化、リークばらつきの調整などのためにCD値を選択的に変化させることができる。このアプローチを用いると、90nmと65nm設計でリーク電力が最大40%、リークばらつきが最大60%減少し、タイミングは10%も向上することが証明されたとしている。
 Blaze共同設立者で、マーケティングとビジネス開発担当バイスプレジデントのDave Reed氏は「90nmプロセスの比較では、あるユーザーはいかなる設計変更も行わずにリークばらつきを26%削減し、量産コンシューマ製品で平均リーク電力を21%以上削減することができた。さらに、歩留まりが2桁の伸びを実現した」と述べる。
 同ソフトウェアによるCDの変化量はおよそ数nmと比較的小さいが、影響は計り知れない。Reed氏は「クリティカルパスではないトランジスタでは、ゲート長90nmではなく96nmでもタイミング仕様を満足させる」。しかし、現実には回路設計者はむしろ設定されたCD値より若干下の数値を目指す。「90nmではなく88nmに設定する。90nmでもまだプロセスの許容範囲内だが、より厳しいところを目指す。それらのゲートCDにおける微小な変化は、チップタイミングと電力にとても大きな影響を与える」。
 に示されているように、リークvs.ゲート長曲線は傾きが大きい。「エッジあたり3nm移動させれば、リークを指数関数的に減少させることができる」(Reed氏)。ちなみに遅延ペナルティは直線形である。「最適化の実行時には、リークには大きな影響を与えるが遅延には最小の影響しか与えない、設計中の何百万もの場所を探している」と述べた。少しだけ遅延を向上させるために多くのリークをあきらめることもあり得るが、設計者が喜んでリーク・ペナルティを受けるようなクリティカルパスが時には2、3カ所存在する。「リーク問題で大きな見返りがある何百万もの場所でその場しのぎ以上のことを行う」。全体的に見れば、チップは最適化しない場合とほとんど同じ周波数で動作している。
図 ゲートCDの変化が微小でもチップタイミングや電力に計り知れない影響があることを示す。同ソフトウェアによって、設計者がクリティカルタイミングパス上にないトランジスタの線幅を選択的にわずかに太め、結果としてゲートリークを大幅に向上させることが可能になる
 Reed氏によると、このアプローチの別の長所は、リーク曲線の傾きが急な部分から平らな部分へ移動させることによって、製造ばらつきへの感度を減らすことができることだという。「CDを少し変化させたときのリーク変化は曲線が平らになっている部分では小さい。最良のプロセスにおけるリークばらつきと最悪のプロセスにおけるそれは5〜10倍の範囲で大変懸念されるパラメータ」となる。Blazeは90nmプロセスで20〜30%、65nmで30〜50%のゲートリーク削減が可能だとしている。リークばらつきに関しては、「すでに90nmで半減し、65nmではそれより大幅な削減を行った」。
 もちろん、パラメータ歩留まりの向上により、かなりの収益アップが見込める。歩留まりを収益可能なレベルにもっていく立ち上げ時間が向上する。「歩留まり向上にかかる立ち上げ時間を減らす。通常、量産チップの歩留まり達成には6ヶ月から1年かかる。しかし、我々は、リーク電力を減らすこと、タイミングを向上させること、タイミングとリークのばらつきを減らすことで、そのプロセス学習曲線を大きく押し上げている」と述べた。立ち上げ時間の減少と収益可能になる歩留まり率が徐々に向上するという組み合わせが結局「何千万ドルと言う累計収益」につながる。

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