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図 ゲートCDの変化が微小でもチップタイミングや電力に計り知れない影響があることを示す。同ソフトウェアによって、設計者がクリティカルタイミングパス上にないトランジスタの線幅を選択的にわずかに太め、結果としてゲートリークを大幅に向上させることが可能になる |
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Reed氏によると、このアプローチの別の長所は、リーク曲線の傾きが急な部分から平らな部分へ移動させることによって、製造ばらつきへの感度を減らすことができることだという。「CDを少し変化させたときのリーク変化は曲線が平らになっている部分では小さい。最良のプロセスにおけるリークばらつきと最悪のプロセスにおけるそれは5〜10倍の範囲で大変懸念されるパラメータ」となる。Blazeは90nmプロセスで20〜30%、65nmで30〜50%のゲートリーク削減が可能だとしている。リークばらつきに関しては、「すでに90nmで半減し、65nmではそれより大幅な削減を行った」。