2006年9月号
最先端技術を可能にする リソグラフィシミュレーション技術
	Aaron Hand
リソグラフィプロセスをアートからサイエンスへと転換させる取り組みとして始まったものが、130nmプロセス以降の生産では不可欠なものとなった。今日サプライヤは、歩留まり向上と製品化への期間を短縮するため、スピードと精度の両方を上げようとしている。
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リソグラフィシミュレーションの方法が模索され始めたのは、今から30年以上前のこと。それは光リソグラフィをアートからサイエンスに移行させる、つまり典型的な試行錯誤のアプローチを取る代わりにプロセスの最適化を図ろうとする試みだった。当時の転写パターンは適用される露光波長の数倍も大きいものだったが、その概念は広く受け入れられていった。そしてリソグラフィ技術者が露光波長より小さなパターンの形成、いわゆるサブ波長の領域に深く足を踏み入れるようになった今日では、リソグラフィシミュレーションが不可欠なものとなっている。「現在の最先端ICで、パターンのシミュレーションを行わずに作られているICなど1つもない」と、米Brion Technologies社シニアテクニカルディレクタJim Wiley氏はいう。 　リソグラフィシミュレーションが必要とされる理由はかなり複雑だ。プロセスの中に数え切れないほどの変動要素があるため、何らかのソフトウェアを使わないかぎり人間がすべての要素の関係を把握することはまず不可能である。「昔は一つ一つを目で追っていって、ある要素を最適化してやるだけで大きな成果が得られた。しかし今はあらゆることに関して余裕がないため、1つのことを最適化したところで大きなメリットはない。すべての要素の関係を最適化する必要がある」と、米Cadence Design Systems社DFM部門RET製品マーケティングディレクタBob Naber氏は述べている。 Advertisement 　45nm ノードでは、ArF(193nm)光源の約1/4の波長でパターンが転写される。ピッチも狭く、「45nm ノードで130〜140nm」と米ASML MaskTools社社長兼CEO Dinesh Bettadapur氏はいう。「近接効果が大きくなるため、シミュレーションによって補正する必要がある。また微細パターンと狭ピッチは、超高開口数(Ultrahigh NA)光学系、液浸技術、そしておそらく何らかの偏光効果を用いた高度な露光装置で転写されている。レジストモデル、OPCモデル、結像モデルなど、リソグラフィプロセスで使われるすべてのモデルには、これらの新しい効果とパラダイムが反映されていなくてはならない。それが十分に行われていれば、シミュレーションどおりのウェーハができあがり、信頼性と予測可能性の高いプロセスを実現できる」(Bettadapur氏)。 　結局のところ、シミュレーションソフトウェアを使うのは、歩留まりを高めて製品を早く出荷するためだ。シミュレーションを行うことでレチクルの交換回数も少なくて済む、と米KLA-Tencor社プロセス解析部門バイスプレジデント兼ゼネラルマネージャEd Charrier氏はいう。「パターンを設計して、レチクルを使って転写し、ファブで試験して何か問題があることが分かり、またやり直すために2ヶ月も3ヶ月もかかるところを1回で済ますことができれば、ファブは1日当たり100万ドルのコストを削減できる。これはかなりの大金だ」(Charrier氏)。 　米VLSI Research社の報告によれば、300mmウェーハを月間4万枚生産するファウンドリで粗利益率が48％の場合、歩留まりが1％向上しただけで年間5億8200万ドルの追加利益を計上できるという。そして損益分岐点となる目標歩留まり率の達成期間は世代ごとに短縮されてきている。米Intel社は技術ノードごとに歩留まりを改善し、65nm世代では2年未満で目標歩留まり率を達成した。米Advanced Micro Devices (AMD)社は、過去3世代にわたって目標歩留まり達成期間を80％も短縮している。2) 　製品化期間の短縮がこれまでになく要求されている今日では、必要な歩留まりを早く達成することが非常に重要だ。「これまでは数ヶ月から数年かかって製品をつくり、利益を上げればよかったものが、今では数週間ということもある」と、米Synopsys社Manufacturing Enabling Products GroupディレクタTracy Weed氏はいう。「当社の仕事の大半を占めるコンスーマ製品では、消費者が欲しているときに提供できなければ市場シェアを失うなんてものじゃなく、市場から完全に閉め出される。だから我々の仕事にはシミュレーションが本当に役立つ」(Weed氏)。 シミュレーションの転換点 　12年間にわたり、KLA-Tencorのソフトウェア「Prolith」に携わってきたCharrier氏は、リソグラフィシミュレーションの進化をその目で見てきた。エンジニアがほとんど計算機のようにシミュレータを使っていた時代もあった。その頃はリソグラフィに関わる問題の答えをソフトウェアから引き出し、製造プロセスの効率化を達成するための数値を得るだけだった。 　今日では、基礎研究から最終テープアウトにいたる業界のあらゆる段階でリソグラフィシミュレーションが行われている。研究者はシミュレーションを行うことでリソグラフィに関わる基本原理を理解できる。例えば、特定のレジスト、マスク、あるいは照明方法の適用可能性を、実験が可能になるはるか以前にモデルで示せることもある。その先のリソプロセスの開発エンジニアは、シミュレーションによってプロセスの最適化、超解像技術(RET：Resolution Enhancement Technique)の選択、RETの最適化、感度分析を行うことができる。通常、このようなシミュレーションは、1つのメモリーセルほどに微細な設計部分をつぶさに分析できるデスクトップシステムで行われる。この分野はKLA-Tencor(Prolithを開発したFinle社を2000年に買収)と独Sigma-C社がリードしている。次いでASML MaskToolsがあるが、大手IDMでは自社開発ツールを使っているところも多い。 　さらに先には、チップ設計の修正がある。フルチップシミュレーションでは、経験的あるいは半経験的モデルに基づいて、物理システムの動作を近似化する。ここで使われるツールの処理速度はデスクトップシミュレータのそれをはるかに上回る(フルチップ設計にかかる時間を基準にすれば)が、精度はまだ不十分だ(通常 3-10×)。1) この分野ではMentor GraphicsとSynopsysが一歩リードしているが、最近になってBrion Technologiesも台頭してきている。 　このように今では、シミュレーションはリソグラフィ技術者だけのものではなく、設計者とファブの連携手段としても欠かせないものとなっている、とCharrier氏はいう。“Litho-Friendly Design”(リソグラフィを考慮した設計) へのニーズが高まり、設計者がシミュレーションツールを使うようになったことで、製造時の変動要素によって生じる可能性のあるホットスポットをさらに前の段階で把握できるようになった。「DFMが重視されるようになり、チップの設計プロセスにおいてもリソグラフィシミュレーション・ソフトウェアが使われるようになってきた。しかし、そのシミュレーション機能は設計者特有のニーズに合わせたもので、チップ設計者はリソグラフィ技術者ではないという前提に立ったものだ」とBettadapur氏はいう。 　MentorやSynopsysに加えて、Cadenceもこの分野に参入している。同社はASMLと提携しシミュレーションソフトウェア「LithoCruise」を自社の「Virtuoso RET Suite」で提供している。「我々がやろうとしていることは、これまで設計ルールのチェックしか行われていなかったこの分野にモデルベースのシミュレーション技術を導入し、この技術をできるかぎり上流まで広めることだ。そうすることで、設計工程が終わるぎりぎりの段階になって見つかるような問題を、もっと早くに特定して解決できるようになる」と、CadenceDFM部門事業開発担当バイスプレジデントMark Miller氏は語る。 　「設計者は設計フローの最初からこうした問題に注意を払う必要がある」と、CadenceDFM部門製品マーケティンググループディレクタDavid Thon氏は付け加える。「最後になってOPCで対応するだけでなく、最初からOPCを念頭に置いて設計すれば、実際に補正と転写を行う段階になって大きな問題に直面することが少なくなり、作業効率が上がる」。 　Synopsysは、設計者向けに「Lithography Compliance Checking(LCC)」ソリューションを提供し、設計工程のできるだけ早い段階にリソグラフィプロセスの知識を取り込もうとしている、とWeed氏はいう。「このツールを使えば、ホットスポットを早期に特定して、すぐに修正できる。問題点は自動的に修正される。ホットスポットを特定できるツールはたくさんあるが、その情報を設計フローにどう反映させるのかは自分で判断しなくてはならないものが多い」(Weed氏)。 　リソグラフィが製造効率を下げる主な要因の1つであり続けるのだとすれば、シミュレーションが重視される傾向は今後ますます高まっていくだろうとCharrier氏はいう。「設計者と製造者の接点となり得る何らかのメカニズムが必要だ。その役割を担うのがリソグラフィシミュレーションである」。 図1　リソグラフィ・シミュレーションは、セル/チップ開発とプロセス開発のギャップを埋める手段として不可欠なものとなってきている (提供：米Sigma-C社) 　Sigma-Cマーケティング／ビジネスディベロップメント部門バイスプレジデントThomas Blaesi氏も同じ意見だ。リソグラフィシミュレーションは、リソグラフィ技術者がただ最適化のために用いていたものから、プロセスと設計を橋渡しするものへと変わってきた。 図1が示すように、セル/チップ開発とプロセス開発の間には壁があった。しかし、マスク上のパターンと、目的とするウェーハ上の結果とのギャップを埋めるためには、リソグラフィシミュレーションが不可欠になってきている。 図1の上段に示すとおり、設計者はチップあるいはセルを設計してから、光近接効果補正(OPC：Optical Proximity Correction)を行う。その際に、校正済みのレジストモデルや露光量・フォーカス変動、レンズの種類、その他さまざまなプロセスパラメータに関してプロセスエンジニアが情報を提供したシミュレーションライブラリを使うことができる。 プロセス開発 　今でこそ DFM (Design for Manufacturing) という言葉がよく聞かれるようになったが、リソグラフィ技術者は以前からシミュレーションソフトウェアを使ってプロセス開発を行ってきたとCharrier氏はいう。「0.35μmプロセスから 0.25μmプロセスに移行する際に、リソプロセス技術者はいろんなことを判断しなくてはならなかった。もっと解像度の高いKrF(248nm)のUV露光装置に移行するのか？それとも従来どおりi線(365nm)露光装置を使うのか？i線を使い続けるとしたらプロセスの信頼性はどれほど確保できるのか？などを判断せねばならなかった」。 4極照明と輪帯型照明、使用するレジストのタイプなど、さまざまなトレードオフを判断するときにリソグラフィシミュレーションが役立つ。リソグラフィ技術者は、ファブで装置を実際に使う前からこうした問題の答えを見つけることができるし、既存のツールに関する問題にも答えられるようになる、とCharrier氏はいう。「すでにあるプロセスについて、答えを必要とする問題があるとしよう。選択肢は2つだ。ファブに30枚のウェーハを流して、非常に高価な露光装置を数時間稼動させるか、シミュレーションを数時間実行して、仮想ウェーハに基づいてほぼ妥当な答えを導き出すかだ。この答えにしたがって数枚のウェーハを試してみることはあっても、30枚も無駄にするようなことはしないで済む」。 　リソグラフィシミュレーションは設計工程に加えてファブにも取り入れられているとBlaesi氏はいう。プロセス開発者だけでなく、ファブのエンジニアもプロセス最適化のためにソフトウェアを使い始めている。Blaesi氏は1つの例として、ファブがマスクを受け取ったときに、そのマスクがわずかに規格外であるケースを挙げる。マスクのパラメータと、ファブで使用される各種装置のシミュレーションを行うことによって、設計者はそのマスクの歩留まりを最大限に高める装置がどれであるかを特定できる。これも装置を選択する1つの方法である。「リソグラフィシミュレーションによってプロセスの効率化を図れる例はほかにもたくさんある。歩留まりが落ち込んだときは、リソグラフィシミュレーションを行うことでプロセスやラインの問題点を解決できる」とBlaesi氏は語る。 図2　180nmから45nmノードに移行する間に、校正とOPCモデルを必要とするCD測定数が急増している。45nmノードでほぼ1万点に到達し、22nmハーフピッチでは10万点に到達すると予想される (提供：米Mentor Graphics社) フルチップシミュレーション 　米Mentor Graphics社Design to Silicon部門RETテクニカルサポートマネージャJohn Sturtevant氏によれば、リソグラフィシミュレーションは15〜20年間にわたって製品開発サイクルの一部として行われてきたが、モデルベースのOPCを行うためにフルチップシミュレーションが用いられるようになってからはまだ4年ほどしか経っていないという。この4年ほどの間に、フルチップシミュレーションはリソプロセスに欠かせないものとなった。「130nm以下のプロセスに対応したファブであれば、間違いなくフルチップシミュレーションを行っている」と同氏はいう。 　フルチップシミュレーションは従来のデスクトップ用リソグラフィシミュレーションツールを補完するもので、たいていはプロセス開発ではなく生産の段階で行われる。フルチップシミュレーションでは高速処理を実現するために膨大なコンピューティングリソースが必要となるが、速度と精度の間にはトレードオフが生じる。また、デスクトップ用シミュレータと異なり、フルチップシミュレーションは校正済みモデルに依存する、とSigma-CのBlaesi氏はいう。「特定のテスト構造をファブに流し、データを抽出して、基本的にモデルに合わせる。それが有効なのは1つのプロセスポイントだけだ」と同氏は語る。しかし、プロセスを最適化して歩留まりを上げようとする取り組みの下、ファブに渡した後でさえリソグラフィ技術者がプロセスを調整するようになっている。そしてフルチップシミュレータによって設計内のホットスポットあるいはウィークスポットを特定できれば、顧客はSigma-Cの「Solid＋」などを使ってウィークスポットを解析し、対策を講じることができる。 　「半ば経験的なものはすべて校正する必要がある」とSturtevant氏も同意する。「ウェーハ上の測定点の数が比較的少なかったときは十分な精度が得られた。しかし今では測定点が爆発的に増え、1万以上に達しようとしている」。図2は、プロセスノードごとに必要とされるCD測定数を示している。これを見ると180nmノードではわずか20しかなかったのが分かる。 図3　LithoCruiserによるシミュレーション。焦点が合っているときと、ずれているときのレジストの状態を2次元断面図で示している (提供：米ASML MaskTools社) 　このため、MentorはCD-SEMイメージに基づく新しい校正アプローチをとっている。簡単に言うと、視野内に50〜100個のゲートがある構造体のイメージを撮像し、それをシステムに投入してGDS情報に関連付ける方法だ。「15時間かけて1万点の測定を行わずとも、今では15秒で終わらせることができる」とSturtevant氏はいう。 　Mentorが昨年発売した「OPC Verify」は、OPC処理後の設計に基づいてフルチップシミュレーションを行う。OPC Verifyには、フルチップ用ソフトウェアであまり用いられてこなかったシミュレーション手法、つまりスパースあるいはポリゴンベースのシミュレーションではなく、グリッドベースのシミュレーションだ、とSturtevant氏は説明する。プロセス開発エンジニア向けのTCADツールは、設計に2次元のグリッドを重ねるという概念で、グリッドに合わせてシミュレーションを行うのが普通だ。しかしスピードが要求されるフルチップ用ソフトウェアでは、よりスパースなアプローチが取られている。昔ならばそれも理解できる。ポリゴンの辺縁エッジを見ても、設計に影響を及ぼす可能性のある最近接パターンはわずかだったからだ。しかし、Low k1への要求が高まってきたことで状況は変わりつつある。「65nmから45nmへ、さらに32nmへと空間がどんどん小さくなり、そこに埋め込む機能はどんどん増えている。しかし依然としてArF光源が使われていて、NAは徐々に大きくなっている」とSturtevant氏はいう。「そして今の有効k1を考えて対象ゲートのエッジを見てみれば、設計に影響を及ぼす近接パターンは非常に多い。だから設計全体にメッシュグリッドを重ねるやり方と、エッジの断片にシミュレーションポイントを配置するやり方とを比べれば、いわゆるグリッドベースのシミュレーションを行うほうが逆に効率的なのだ」(Sturtevant氏)。 スピードと精度 　フルチップの領域では、シミュレーションツールのプロバイダは常に精度とランタイムのバランスに注意を払っている。フルチップシミュレーション・システムを可能な限り速く実行できる理由の1つは、複数のCPUで分散処理が行われるからだ。通常、65nm設計では50個または100個のCPUを使って処理時間を短縮している。しかし、フルチップシミュレーションの速度が上がれば上がるほど精度は落ちる。逆に精度を上げようとすればスピードが落ちる。 　しかし、半導体製造においてスピードが重要である反面、高精度へのニーズも高まっている。例えば、90nmノードの主要なパターンには5nm精度のCD制御が必要とされるだろう、とBlaesi氏はいう。「さらに65nmでは3nm、45nmでは1nmのCD制御が必要になる。プロセスに何が起こっているのかを知るには、精度をもっと高めていかなくてはならない」(Blaesi氏)。 　BrionのWiley氏も同意する。「顧客の多くはこう言う。リソプロセス全体を考えれば、モデルの精度とOPCの精度そのものが大きな誤差要因になっていると。露光装置やレジストがどれだけ良くできているかという問題じゃない。シミュレーションとパターンの配置制御がどれだけうまくできるかが重要だ」。 図4　Virtuoso RET Suite を使ったこのシミュレーション例は、リソグラフィを意識した設計コンセプトを示している。異なるRETアプローチごとのリソグラフィ能力をレイアウト環境で表示できるようにした (提供：米Cadence Systems社) 　Cadence DFM部門RETソリューションズ製品マネージャWolf Staud氏は、リソグラフィシミュレーションに求められていることは、既知の積層構造、既知のレジスト特性に基づいて特定のパターンを形成し、OPCと並行してフルチップをモデリングすることだという。「そんなことができるサーバーはこの世に存在しない。世界中のCPUをつなぎあわせたって、この仕事を終わらせることはできない。だから依然として人間が抽象化を行わなくてはならない。パラメータをひとまとめにする必要がある」(Staud氏)。 　Synopsys社のWeed氏は「フルチップシミュレーションの精度が低いなんてことはない。必要とされるだけの精度は十分に得られる。シミュレーションを行おうとする範囲と、そのシミュレーションで得られる精度、それにかかる時間の間には必ずトレードオフがある」と述べる。 　Sturtevant氏によれば、パターンサイズが小さくなるにしたがってコストの大部分を占めるようになる光学的な現象を処理する機能をいかに追加していくかが今後の課題となる。「我々の役割は、どこよりも優れたモデリング機能を提供することだ。ランタイムとのバランスをどう取るのかはユーザー自身が決めること」と同氏はいう。 　生産を受け持つファウンドリとIDMにとっては、TAT(Turn Around Time)とTime to Market(製品化期間)がすべてであり、したがってスピードが鍵となる。一般にフルチップシミュレーションが用いられるのもここだ。しかし、デスクトップシミュレータで精度が問題になることはない、とBlaesi氏は語る。「当社の製品は非常に高精度で、ランタイムと処理面積にある程度の制約があるだけだ。しかし、従来のリソグラフィシミュレーション・ツールでさえ今ではマルチプロセッシングが可能で、高精度を維持しながら処理面積とスピードを向上させている。現在は20×20μmに対応しているが、並列処理によって100×100μmまで拡大することができる。今後も、精度を損なわずに処理面積を広げるための取り組みが続く」と同氏はいう。 　「今日、そして今後の先端技術ノードに向けてプロセス開発を続けながらも精度の面で妥協が許されないとなると、精度をそれほど損なわずにスピードを上げるための革新的な方法が必要」と、Bettadapur氏はいう。 　デスクトップシステムの処理速度が速くなるほど、従来のシミュレーションツールと、フルチップシミュレーション・ツールとの境界線が曖昧になってくる。同様に、フルチップシステムにもスピードを損なわずに精度を高める新しい方法が取られ始めている。Wiley氏によれば、BrionはFPGAを搭載した専用ボードにシミュレーション機能を組み込むことで、従来の「スピード vs 精度」の図式から脱却した。フルチップシミュレータよりも速いスピードと、デスクトップシステムに近い精度を実現している。 　Sturtevant氏によれば、Mentorのソフトウェアもフルチップ修正のためのシミュレーションという従来の役割から脱却しつつあるという。「顧客はCalibreをリソプロセス開発モードでよく使うということが徐々に分かってきた。感度分析の予測とプロセス最適化の両方の目的。彼らが考えているのは、このプロセスに最適なアパーチャは？最適な照明設定は？4極か輪環型か？といったこと。だから、たとえフルチップ用にスピード重視で設計されていても、ツールの精度が高いに越したことはない」(Sturtevant氏)。 図5　KLA-Tencorの「Prolith」など、RCWA(Rigorous Coupled Wave Analysis)法とFDTD(Finite Difference Time Domain)法の両方を用いたマルチアルゴリズム3次元EMFツールを使えば、新しいマスク技術とマスク製造品の最終転写イメージを高速かつ高精度で形成できる (提供：米KLA-Tencor社) 将来への取り組み 　スピードと精度を追求する一方で、シミュレーションツールのメーカーはそれぞれの強みに投資し、将来のシミュレーション要件を満たす新しい概念を確立しようとしている。例えば、MaskToolsとCadenceは、大手露光装置サプライヤASMLを交えた三社関係を強化して、露光装置の専門知識を活かした高度なプロセス最適化を実現しようとしている。 　Synopsysは自社の多彩なEDAツールで製造プロセス全体をカバーしようとしている。同社が検討しているアイディアの1つが、リソグラフィモデリングに加え、主にファウンドリの視点に立ったプロセスモデリングを組み込んだ歩留まり解析システムだ。この中にはCMPモデリングと欠陥密度解析も含まれる。「現時点ではリソグラフィと転写性が鍵と言えるが、90nmから65nmへ、さらに45nmへと移行していけばそれだけでは不十分だ。そして、設計が製造にどう影響するのかを予測し、分析するには、CMPと欠陥密度解析を考慮に入れて、同時にそれらの有効モデルを確立する必要が出てくるだろう」とWeed氏は述べている。 　特に45nmでは、フルチップシミュレータに変動要素を考慮することが求められつつある、とSturtevant氏はいう。モデルは単にベストコンディションを反映したものではなく、プロセスウィンドウを通じてプロセスドリフトに的確に対応できるものでなくてはならない。そのためには複数のパラメータでモデルを校正する必要がある。ある意味、リソグラフィシミュレーションの精度は、実際のファブプロセスでそれを測定する計測ツールの精度を上回りつつある。「あまり言いたくはないが、計測ツールそのものに誤差があるのは事実だ。まったく同じ線を2回計測して、その数値に1nmの誤差があることもあり得る。しかしシミュレーションを2回行えば、得られる答えはまったく同じだ。そこに偶発的な誤差はない」と、Charrier氏はいう。KLA-Tencorでは、計測ツールに関する自社のナレッジをリソグラフィ・シミュレーション・ソフトウェアに取り込んで、ツールがウェーハから読み取る数値の精度を高める取り組みを始めている。
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参考文献 1. C.A. Mack,“30 Years of Lithography Simulation,”Proc. SPIE, May 2005, Vol. 5754, p. 1. 2. P. Singer,“AMD Integrates Manufacturing Through APM ,”Semiconductor International, September 2005

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