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2006年9月号
設計と製造の
インターフェースを最適化する
Jason Sweis,
Judy Huckaby,
Bob Naber
米Cadence Design Systems社
www.cadence.com
Tom Laidig,
Doug Van Den Broeke,
Fung Chen
蘭ASML社
www.asml.com
　設計と製造の間にコミュニケーション方法を構築し、生産性と歩留まりを向上する。
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　超解像技術(RET: Resolution Enhancement Technique)の設計フローは、種々のツールと手法の集積である。ディープサブ波長リソグラフィにおけるDFM(Design For Manufacturing)では、設計側と製造側のコミュニケーションを密接にとる必要が出てきている。EDA(Electronic Design Automation)ツール業界は、これらの設計−製造間のコミュニケーションを手助けするインフラストラクチャまで用意せざるを得ない状況だ。このインフラストラクチャを適切な位置に設けることで、生産性と品質は直接的に良い影響を受ける。
　このコミュニケーション・インフラストラクチャの中核はPMF(Process Model File)と呼ばれるモデリング・ファイルである。すなわち、シミュレーションで使用する情報を一元管理する方法であり、これにより、あるフロー中のそれぞれのツールが必要なものにアクセスできるようにする。プロセスと設計の詳細な情報を、リソグラフィ、インテグレーション、設計、レイアウト、検査、テープアウトの間で受け渡すことができる。こうしてRET設計フローをすべて一元管理するポータブルなモデリング・キットが形成され、その結果、ツールのセットアップとシミュレーション結果には、そのフロー全体にわたって一貫性が生まれる。
　このような情報の共有ができないと、EDAツール業界はノード技術を格下げするので、設計品質が壊滅的に低下する。DRD(Design Rule Check)をパスしたレイアウトでは、もはやリソグラフィの歩留まりを満足することは難しい。長期にわたる設計フェーズでRET要件への注意をまったくあるいは少ししか払わないと、テープアウト時の作業は依然とし大仕事となる。1製品の設計にかける時間を考察すると、完了までに数ヶ月かかる可能性がある。しかし、テープアウトのスケジュールには数日以内という制限がいまだにある。設計から製造までの全開発パラダイムを根本から変えなければならない。
　プロセス情報が共有されるところでインフラストラクチャを使用することは、非常に有効である。しかしまた、情報は保護されなければならない。細心の注意を払うべきパラメータやルーチンは状況に応じて隠すことができ、一方でシミュレーションや実行では使えるようにすることができる。
　このシステムは、小規模から大規模、ファウンドリ、垂直統合型半導体メーカーIDM(Integrated Device Manufacturer)、ファブレス企業のいずれの組織であっても非常に有用である。「RETフレンドリー」なレイアウトを生成し、リスピンをなくし、クリーンなRET検証を行い、テープアウト・スケジュールに間に合わせることによりコスト面でも有利にたつことができる。

RETの課題

　新しいEDAツールとフローの助けを借りて、設計者は、設計情報を製造データに埋め込む作業を始めている。このとき、その設計で重要な構造の分析を最適化するための下流のツールを容認している。しかしながら、新しい設計ツールでは、下流のリソグラフィ用件に合うことを保証するためのもっと先を見越した手法を適用できることが明らかになってきている。リソグラフィでの制約をコード化した高度な設計ルールセットによって、これらのツールはテープアウトより充分前に解決の難しい構造を識別し、修正できるようになってきている。「リソグラフィを考慮した設計(Lithography-aware Design)」と呼ばれる新手法だ。
　「リソグラフィを考慮した設計」のさまざまなフローや手法について考察してみよう。どれも、ある1つの予測または補正リソグラフィ・モデルを元にし、そのモデルが設計の種々のバリエーションをすべてカバーできる精度がある、という仮定に基づいている。1つのモデルを細かく調整し、使えるようにするのに何ヶ月もかかることもある。多くの場合、補正モデルは1つのレイヤおよび焦点条件においてだけ正確である。今日、EDA業界は、より強力なホットスポット検出方法を備えたスループロセスウインドウ・モデルを検討している。レイアウトを記録し、転写適性の限界領域を見つける手法もいろいろある。
図1　「リソグラフィを考慮した設計」手法では、製造側は製造可能性を設計側に、設計側は設計意図を製造側に、緊密に伝達する必要がある
　設計の種類や、設計者の描画意図も、1つのホットスポットであっても対処すべきかを決定する際の最も重要な要素だ。本当に有効な「リソグラフィを考慮した設計」手法では、製造の可能性を設計者に受け渡す必要がある。同様に、設計者の意図が製造側に戻されなければならない(図1)。テープアウト後に設計の問題点を見つけたのでは遅すぎ、危険な解決策を採らざるを得なくなる。さらに、通常、別の設計者が同じ問題に陥らないように問題点を保存しておく術を持たない。一つの方法は、設計者がやってはいけない制限をどんどん発表する風潮を続けていくことである。これにより、誰でも簡単に設計フローを作ることが可能になる。しかし、このような方法では、大量の推奨DFMルールを収めた分厚い設計ルール・マニュアルが出来上がってしまう。この方法を機能させる製品があるかもしれないが、レイアウト競争力が限定され、チップ面積を犠牲にすることになる。
　最終的な効果は、全設計データが結局のところ、1つあるいは複数のモデルを使用した何らかのRET処理やリソグラフィシミュレーションを通過しなければならないことである。これは、長たらしい設計サイクルの間で、変更にかかる経済的不利益が最小ですむ早い時期にプロセスでの重大な欠陥を発見する助けにもなる。DRC(Design Rule Check)と同様、設計者は、より徹底的な電気的検査やシミュレーションをする前にレイアウトの正当性を立証したがる。レイアウトを変更すると立ち戻ってすべてをチェックしなおさなければならない。シグナルインテグリティやエレクトロマイグレーション、CMP(Chemical Mechanical Planarization)の影響、寄生などが、ある一定条件にレイアウトが達した後のみシミュレーションされ、テストされる。リソグラフィのシミュレーションの場合も演算コストが非常に高くなる可能性があるが、うまい話はない。近道やトリックを使ったところで、性能と精度のトレードオフになるだろう。

ホットスポットの例

　ホットスポット・エラー源として考えられるいくつかのグループと、PMFが重要な役割を担う理由について検証する。
　グループ1：リソグラフィ・プロセスとモデル補正―解像限界は露光装置の波長だけの関数ではなく、サブリゾリューション・ノードで現れる多くの物理的影響の関数である。
図2　スキャナーとマスクの性能が最適化され、安全なPMFにより「リソグラフィを考慮した設計」に転送される
　最新のシミュレーション・ツールを使用して、露光装置とレジスト・プロセスを最適化することができる。さらに、これらのユニークな特徴を獲得し、PMF内で使うことができる。例えば、1つあるいは複数の補正モデルに加えて、計測されたさまざまな光源プロファイルをPFMに加えることができ、下流でのさまざまなシミュレーション・ツールで使用することができる(図2)。これによって、同じ設計チェーンの他のエンジニアが、与えられた補正モデル空間からは外れる可能性のある他の条件をテストする機会を得る。一度モデル補正が行なわれ(図3)、Hopkinsカーネルの形になると、それ以外の情報は失われる。PMFもリソグラフィ技術者のより良い閉ループ・フィードバックを可能にする。リソグラフィ技術者は自分たちの現時点のプロセス・スナップショットを設計者に引渡すことにより、さまざまなテストパターンやレイアウトの転写可能性に影響を及ぼすことができる。ほとんどの場合、企業内のレイアウトエンジニアの人数をリソグラフィやインテグレーションエンジニアよりも多くすることが重要である。であるから、最終的なリソグラフィレシピを意図的に受け取る幅広いコミュニティーのなかで迅速な繰り返し作業をする能力を持つことにより、全プロセスに非常に大きな価値が加わるとともに、最適なプロセス条件を一つにまとめるサイクルが短縮できる。
図3　モデル補正は精密なOPCにとって重要である。実際のレジストSEM画像は、モデル画像と完全に一致している
図4　テープアウト後のレイアウトは、設計ルールの要件を満たすOPCインサーションを認めない可能性がある
　グループ2：設計ルール―設計ルール生成の初期段階では、プロセス変更の迅速な繰り返し作業と実行可能性の検証の必要がある。リソグラフィプロセスがほぼ決まれば、次のフェーズではレイアウト設計者が出来れば順守したい設計ルールを策定する。前提は、さまざまなレイアウト・シナリオの徹底的な分析が実施されることであり、これらの設計ルールは、RET処理プロセスを適切に1つにまとめるのに必要な適切な予算を与えてくれるだろう。このことは、適量のエッジ・バイアス、あるいはサブリゾリューションの支援特性付加に十分なスペースが与えられることを意味する。ポリゴン配列用のその他の付加的ルールまで持つ二重露光技術もある。あるルールに何らかの柔軟性を与えるために、二次的なDFM推奨ルールセットがよく発表される。これが設計者の運命を分ける。推奨ルールを実現するためにレイアウトを犠牲にできない場合もある(図4)。
　グループ3：ルールの再標的化とOPCレシピのモデル―RET処理プロセスは非常に複雑なプロセスで、レイアウトデータをマスクデータに変換する。マスクメーカーやファウンドリでのプロセス変動のすべてを最終的なウェーハに反映できる忠実度で再生することができる。ここでの第１の前提は、製造プロセスのばらつきが正確にモデル化され、このモデルをマスクデータにちょうど良い補償量を加えるために処理エンジンで使用できることである。第2の前提は、必要なルール/モデルベースの全補正を付加するのに十分な量の設計ルールがレイアウトに与えられていることである。モデルベースの処理を促進するために、ルールベースの実現を最初する場合がよくある。特定のエッジ構成がバイアスされるところでのルールの再標的化が含まれる可能性がある。多くの場合、ハンマーヘッドやスキャッタリングバーも適用される。これによってモデルOPCエンジンでの負荷が緩和され、収束が早くなる役割を果たす。OPCのレシピそのものは複雑な定型手続きであり、ジオメトリエンジンは、移動/評価サイクルの繰り返しにより目標のエッジをより細かい部分に分割することができる。この処理は、リソグラフィモデルを使用するシミュレーション・エンジンとの組合せで機能し、すべての移動エッジの最適な配置を見つける。エッジがより少ないセグメントに再分化される場合に性能は向上するが、精度とさらにきめ細かい補償は犠牲にされる。より多いセグメントが生成されると、処理時間とファイルサイズが増大する(図5)。
図5　RET処理はレイアウトをマスクデータに変換する非常に複雑なプロセスであり、マスクメーカーやファウンドリでのプロセスのばらつきが最終的なウェーハに反映されのに十分な忠実さで再生することができる。PMFはこのプロセスでのレシピ格納を容易にする
　グループ4：RET後の検証のセットアップ―RET後のデータ検証の計算量は非常に大きい。マスクデータをシミュレートし、ホットスポットを検出する複雑なタスクを実行するのに大規模なコンピュータ資源を使うことは今では普通になっている。複数のプロセスウインドウ条件において、これは結局、モデルからの輪郭出力の保護(ガードバンディング)となり、その後、目標レイヤとの比較を行なう。ユーザーは、問題のある領域が発見された場合、どうするかという課題に直面する。ここでは、モデルは信頼性があり、DRCはクリーンで、OPCレシピはちゃんとしていることを前提としている。ホットスポットが見つかり、その根本的な原因は何かという問いが浮上する。多くの場合、ホットスポットと同じ地点のSEM画像の健全性をチェックし、予測が正しかったか調べる必要がある。最終的に起こりえることは、RET検証ツールのセットアップにどこか不具合があり、誤った結果や、悲観的あるいは楽観的結果に至ったというである。
　心配な特定領域の扱い方は、まだEDAツールメーカーの主要な課題である。それぞれの設計フローは大きく異なるし、同様に、異なる要件を持つ。補正作業のためにフローの適切なポイントにホットスポットを転換することが、PMFを非常に役立つものにする。違反した部分のデータはPMFコンテンツを使用してさまざまなグループ(1〜4)により分析することができる。
図6　「リソグラフィを考慮した設計」手法は、リソグラフィシミュレーション機能を初期の設計段階で行なうことのできる統合化された手法である。自信をもってレイアウトをチェックするためには、前述の４つのグループが必要であり、それぞれが貢献してPMFを構築する。それによって、設計ソースにホットスポットができないように、RET後の検証を継ぎ目なく実行することができる

統合化手法

　「リソグラフィを考慮した設計」手法は、初期の設計段階でリソグラフィのシミュレーション機能を持つ統合化手法である。自信をもってレイアウトをチェックするためには、前述の4つのグループが必要であり、それぞれが貢献してPMFを構築する。それによって、RET後の検証を継ぎ目なく実行することが可能になる(図6)。検証結果は処理(Treatment)に忠実であり、設計ルールの範囲内にあると考えられる。最終的に、その設計ルールは、モデル補正の対象となったリソグラフィプロセスの範囲内にある。
　PMFをテープアウト前のステージ(あるいは設計環境)に統合することにより、PMFは非常に価値あるものになる(図7)。「リソグラフィを考慮した設計」のための統合化手法は、増え続けるコストと設計リスピンの点で特に有効である。初期の段階で決着は、どの設計者でも心がけることである。ホットスポットをテープアウト後のステージで調整する能力は、実際のレイアウトや設計ルール、リソグラフィプロセスに修正の必要があると分かっている場所に命中しないならば構わない。
図7　PMFの設計環境への統合により、設計者がリソグラフィの専門家にならなくても、リソグラフィの知識をカプセル化し、設計環境のバックグラウンドに移すことができる
図8　PMFを使用するさまざまなツールは強力であり、リソグラフィ機能を、設計や処理後の検証、マスク製造、ウェーハ製造環境へ継続的に提供する

結論

　設計側と製造側がもっと効果的にコミュニケーションをとるべきであるという点に対して反対する人はいない。実際、もっと微細化を進めたときには、このコミュニケーションは必須である。この密接なコミュニケーションを実現し、設計と製造の間のインターフェースを最適化するインフラストラクチャについて述べたてきた。
　PMFはこれを実現する技術である。インフラストラクチャがあれば、重要なモデリング情報やレシピを上流、下流の両方に受け渡すことができる。このコミュニケーション・チャネルにより、新たなノード技術の立ち上がりを早めることができ、同時に、設計者は、セキュリティースイッチのセッティングに応じて実行したり、結果を見ることができる。これはDRCと同じようなキットとして設計者に供給することが可能である。CMP、エッチング、パーティクル分析モデルなど、他のタイプのプロセスをサポートするように拡張することもできる(図8)。
＊　＊　＊　＊
Jason Sweisは、米Cadence Design Systems社のDFMグループでRET製品のシニア・プロダクトエンジニアリングマネージャである。2001年に同社に入社に、技術現場で従事。９年以上の製造R&Dでの経験がある。
Judy Huckabyは、GadenceのRETソリューション設計者で、設計およびアーキテクチャを担当している。米California州立大学Hayward校から1986年コンピュータ科学の学士号を取得、直接書き込み電子ビーム・リソグラフィ、実在性の検証、抽出、RETに関する多くの製品の設計、開発に携わってきた。
Bob Naberは、米Cadence社のDFMグループのRET製品マーケティング・ディレクタ。米National Semiconductor社、米Ultratech社、米Applied Materials/ETEC社、米Sigma-C社でセールス、マーケティングに従事した経歴がある。また、1983年からBACUSアニュアル・シンポジウムのSPIE技術ワーキンググループのメンバーで、現在共同議長を務める。米Cincinnati大学で化学の学士号を優秀な成績で取得。
Tom Laidigは、米ASML Mask Tools社でチーフ・ソフトウエア・アーキテクトを務める。米Bell研究所でアナログ回路設計者としてキャリアを積み、ディジタル設計、ソフトウエア開発に進んだ。脳波解析ソフトウエア開発への短い回り道の後、EDA分野に腰をすえた。米Cornell大学で電子工学の学士号をトップの成績で取得し、California大学Berkeley校で修士号を取得。
Douglas Van Den Broekeは、ASMLのRET開発部門のシニアディレクタで、DDL、CPL、IML等の技術を含む最新RETテクノロジー開発の全般を担当している。米California大学Irvine校で電子工学の学士号を取得。フォトマスク技術や光リソグラフィに関する数件の特許を持つ。
Fung Chenは、ASMLのエンジニアリング担当バイスプレジデント。マスクおよびCMOS製造の両方で20年以上リソグラフィに携わった。米Rochester工科大学を卒業し、光学機器および画像科学の修士号を取得している。

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