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2006年9月号
Emerging Technologies
TIが45nmプロセスを発表
Peter Singer
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　米Texas Instruments(TI)社が45nm製造プロセスを発表した。液浸リソグラフィを導入し、ウェーハのチップ数は倍増、さらに性能を30％向上させ消費電力を40％低減したという。
　TIの45nmプロセスは、米テキサス州ダラスにある同社工場「DMOS6」にて300mmウェーハで製造される予定。低電力ASICデザインライブラリは2006年末には利用可能となり、SoC製品の最初のサンプル出荷開始は2007年内に、量産開始は2008年中ごろになる予定としている。
　消費者の要求に伴って、性能向上と消費電力はさらに重要になってきている。例えば、3Dグラフィックゲームをプレーヤー間でビデオ対戦しながら背後で電子メールの送受信を行うなど、同時にアプリケーションを実行することが必要になるかもしれない。またモバイル機器では消費電力を40％削減することでビデオ再生時間を延長させ、30％待ち受け時間を延長することが可能となる。
　マルチゲートトランジスタやSOIが採用されず、プレーナ型トランジスタとバルクシリコンを引き続き使用する45nmプロセスは、革命的と言うよりも進化的であるといわれている。finFETのようなさらに高度で複雑なトランジスタが必然とされているが、解決すべき製造上の課題は残っている。TIの45nm Si技術開発バイスプレジデントBen McKee氏は、「そのようなデバイスを得るためには多くの変化が必要。さらに、同じような構造で前へ進む限りは、どのようにして素早く費用効果のある技術を取り入れるかが問題となる」と語った。
　TIは45nmで注目すべきことを行った。まずTIは初めてArF(193nm)液浸リソグラフィを導入し、他社の45nmメモリーセルよりも30％面積を小さくした0.24μm2の45nm SRAMを開発した。SRAMは最先端の製造技術の開発手段となっている。
図　TIの45nmコンタクトとトランジスタ(上)とTIの45nm低電力プロセスの完成したトランジスタ(下)
　まずTIは、ミリ秒単位のアニールで接合形成を行い、共形フィルによるアスペクト比の高い素子分離へとシフトした。歪み技術を改良し、初のSiGeの使用を含めた3つのプロセスを用意し、トランジスタの性能を強化するとともにリーク電流を最小化した。McKee氏は、「我々は90nmで歪みSiを使用し始め、言うまでも無く性能において適切なレベルに達するまで必要な限り調整し最適化している。高性能なものには、ストレス記憶やデュアルストレスライナーと同様にSiGeがなければならない」。
　45nmでは、配線層内のキャパシタンスと伝達ディレイを低減するために同社第三世代となるLow-k絶縁膜を採用している。McKee氏は、「我々は非誘電率2.9から2.5へとシフトしている」という。これはバルク膜レベルで15％以上の削減になり10％以上の実効誘電率(keff)削減となる。「バリア絶縁膜を一部損失するが全てではない」と語る。
　最後に、TIはロードマップに優れたコスト効率で高性能を実現するデュアル仕事係数材料によるメタルゲートの採用を検討している。この技術の選択肢としては、FUSI(完全シリサイド化多結晶シリコン)の使用や、金属とシリサイドの併用などがある。TIは現在最高性能のプロセスを研究中であり、新規でより複雑なHigh-k材料へ同時に移行しなくても、メタルゲートと実績あるSiNを継続して使用することによって、必要な消費電力の制御が実現可能であると考えている。「FUSIはメタルに対してそれほど影響はないが、High-kへの一歩として蒸着耐熱性メタルのアプローチにも取り組んでいる」とMcKee氏は語る。High-k材料は、SiO2などの今日の薄いゲート絶縁膜の代替として必要だ。彼は、「それについてはFUSIか蒸着メタルの可能性を調べるために時間を費やす必要がある」と語った。

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