Wafer Processing 2006年10月号

2006年10月号

Wafer Processing

日立と日立化成、次世代メモリー向け
Ultra Low-k膜を開発

Jun Takahashi

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　DRAMやフラッシュメモリーは、微細化がそのまま大容量化につながりまた価格の低減が図れる。メモリーの微細化はロジックよりも急峻に進んでおり、そのため配線間の寄生容量が増大しており、結果として信号遅延および消費電力の増大を招いている。線間の絶縁膜を変えて比誘電率（k）を下げることで対応できるが、Low-k化するほど膜が低密度となり、膜強度、耐熱性が低下しプロセスが複雑化することが懸念されていた。
　日立製作所と日立化成工業は、DRAMやフラッシュメモリーなどのメモリーの製造で50nmプロセス以降に必要とされる超低誘電率（Ultra Low-k）層間絶縁膜材料と、同材料を用いた配線技術を開発した。同材料は、日立化成の塗布型Low-k膜材料「HSG」シリーズ（k=2.4～3.0）として、50nm以降のメモリーの配線プロセスに適用していく。メモリーメーカーにおいてすでに評価が始まっているという。



	W配線を適用した試作例、線間は50nm


	Al配線を適用した試作例、線間は70nm

　現在、90nmノードのメモリー用の絶縁膜には、SiO₂やFSGがCVD装置により成膜されている。実行的なkは3.6～4.1程度。メモリーの線間には埋め込み性とともに高い平坦性が求められている。今回開発されたこのUltra Low-k膜は、塗布型で比誘電率（k）2.4。強度は従来比2倍、耐熱性は従来の650℃から800℃へと大幅に改善された。同材料は、熱硬化時の収縮が小さく、強固な分子構造をもち、各種薬液に対する耐性も大幅に向上している。今までは平坦化するために材料の流動性を使用し低強度の膜にすることで平坦性を保っていた。新材料では逆に活性を高くすることで、平坦性を維持しながら塗布直後に強固な分子構造を得ることで強度を向上できる。kは現状と同等のまま、平坦性も高く、膜強度は従来の3～4GPaから7.1GPaへと向上した。
　高温プロセスを必要とする素子間にも適用が可能で、今後、配線間の層間絶縁膜と素子分離で材料の共通化を図ることができるという。

表　絶縁膜の実行的な比誘電率、ITRSロードマップ2005年版より
（出典：日立製作所/日立化成工業）

量産開始年

2004年

2007年

2010年

2013年

世代

90nm

65nm

45nm

32nm

配線間隔

90nm

65nm

45nm

32nm

絶縁膜の実効的な比誘電率

3.6～4.1

3.1～3.4

2.7～3.0

配線プロセスから
O₂プラズマ処理を省略

　また、既存プロセスでは、リソグラフィとドライエッチング処理で層間絶縁膜に配線同士を接続する孔を形成した後、不要となったフォトレジスト膜をO₂プラズマ処理（アッシング）とウェット洗浄で除去していた。今回、孔形成時の加工条件を最適化し、さらにこのUltra Low-k膜の高い薬液耐性を利用することで、レジスト除去をアミン系薬液処理のみで済ませる方法を開発した。この方法によってO₂プラズマ処理によるUltra Low-k膜の劣化を生じさせることなく、配線の信頼度を向上することができる。さらに、新規の装置や薬液を導入することなく処理数を減らせるため、配線プロセスを低コスト化できる。