Cover Story 2006年11月号

2006年11月号

3D-IC完成に向け準備が整った
ディープSiエッチング技術

Laura Peters

　三次元配線には、均一なプロファイルを持ち、ウェーハ間の再現性が高く、さらに高い生産性を実現できる頑強なSi貫通ビアエッチング装置が必要となる。

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	図1　裏面の研磨によって17μmまで薄化された、貫通ビアのあるウェーハの裏面の光学イメージ。SiCMP(左)後のCu“Nail”の傷が明らかである。非選択性スラリーによって残留物が除去されている(右) (提供：ベルギーIMEC)


	200～300mmウェーハ貫通ビア向けのエッチングシステム「2300 Versys」は、最新の三次元インテグレーションの要件に合わせて設計されている（提供：米LamResearch社）

　デジタルカメラ、PDA、携帯電話などのコンシューマ製品やサーバーなどの小型化はとどまることを知らない。¹⁾より小さなパッケージで、より多くの機能と容量を求める声は日増しに高まっている。このニーズに応えようとする多くの半導体メーカーは、チップまたはウェーハの積層を可能にする三次元配線技術に着目し始めている。三次元配線にはディープSiエッチング、ウェーハ薄厚化、ウェーハボンディングなどの新しい加工プロセスが必要となる。ディープSiエッチング技術は、Si貫通ビア(TSV：Through-Silicon Via)を形成し、積層チップまたはウェーハを接続するために行われる。²⁾
MEMS(Microelectromechanical System)の製造には長年にわたって反応性イオンエッチング(DRIE：Deep Reactive Ion Etch)システムが使われている。³⁾三次元配線にTSVエッチング技術を用いるようになると、装置の生産性、ウェーハ表面の均一性、プロセスのドリフトなどの点でDRIEシステムに対する要求は今よりも格段に厳しくなる。
　米Aviza Technology社エッチング製品マーケティングマネージャDave Thomas氏は「装置の要件として重要なことの1つはスループットだ。なぜなら、半導体メーカーはまずウェーハレベルパッケージング(WLP)によってより良いデバイスをつくろうとするからだ。ウェーハ加工技術のコストが増えてもデバイスの性能が上がることを重視している」と述べている。
　しかし、たとえプロセスの生産性が高くとも、三次元配線技術そのもののコスト効果はまだ証明されていない。「三次元ICによるコストメリットはまだはっきりしない。TSV、アスペクト比、寸法のロードマップなどがまだ確立されておらず、その内容も、たとえば性能とサイズのどちらを重視するかによって変わってくる」と米Sematech社の三次元配線プロジェクトマネージャであるSusan Vitkavage氏はいう。Sematechではこのロードマップの作成を進めており、DRIE、ウェーハ薄化、その他三次元プロセス対応装置に対してどの程度の価格を見積もっておけばよいかを明らかにするための詳細なコスト分析を行っている。さらにウェーハ-to-ウェーハボンディングとダイ-to-ウェーハボンディングのコスト効果の比較も行っている。

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3D-ICの市場での牽引役

　市場に投入された最初の3D-IC製品は積層メモリーチップ、三次元キャパシタ、CMOSイメージセンサーなどであった。米Micron Technology社は最近、メモリーデバイスとCMOSイメージセンサー向けのパッケージング技術「Osmium」を発表した。この技術では、ボンドパッドのすぐ下までウェーハを貫通させて積層チップを接続する。
　3D-IC製品市場を牽引するような成功例はまだない。例えば、独Qimonda社(旧Infineon Technologies社)は昨年初めに、クレジットカード向けに2チップ積層デバイスを採用すると発表した。しかし後になって、チップ積層技術には問題がないとしながらも、同社はその製品の発売を中止すると発表している。
　トランジスタ形成工程(FEOL：Front End of Line) における三次元インテグレーションの良い例としては、ベルギーIMECがFEOLと配線工程(BEOL)の間に導入したウェーハ貫通ビアプロセスが挙げられる。Siウェーハを20μmまで薄化し、5μm のCu“Nail”を打ち込む。このプロセス(図1)では、研磨の際にSiキャリアウェーハを使用し、Cu-Cu熱圧着加工を行う。
　今日のWLPには3つの種類がある。はんだバンプによるダイ表面上の再配線、封止、貫通技術のいずれかが使われている。Si貫通技術は、前面から背面パッドへのホールを形成することでSi効率を高めるもの。しかしアスペクト比が最大50：1であることから、これらのエッチングプロセスにはウェーハ1枚当たり30分以上の時間がかかる。全体の生産性を上げるには、エッチング速度が速く、CoOの低い装置が必要だ。　



	図2　三次元アプリケーションで使用されている50 μm (深さ150μm)のウェーハ貫通ビア。エッチング速度は15μm/分 (提供：米STS社)

　まず短時間でアスペクト比の高いエッチングを可能にするため、各社はBoschプロセスが採用されている。1996年に独Robert Bosch社が開発して特許を取得したプロセスだ。⁵⁾誘導結合型プラズマ(ICP：Inductively Coupled Plasma)ソースを利用するこのマルチステップエッチングプロセスでは、SF₆ガスとC₄F₈ガスでエッチングと酸化膜形成(CVD)ステップを交互に繰り返す。側壁保護膜の角度を制御することで、ほぼ完璧な異方性エッチング(側壁90°で)を達成できる。ただし、Siの高アスペクト比エッチングを実現するために、Boschエッチングに代わる方法やICPソース以外のソースが使われていることにも注意する必要がある。
　SF₆プロセスではFを使ってSi表面の異方性エッチングを行うが、側面のエッチング速度に限界がある。Siのエッチング速度は、プラズマによって生成される反応性物質がエッチング面に拡散する速度と、エッチング副産物が表面から拡散する速度の2つの要因によって決定される。C₄F₈重合ステップでは、ウェーハ上に均一な異方性ポリマー層が堆積される。マスクには一般にフォトレジストか熱酸化膜が使われる。

インテグレーション方法

図3　エッチングされるフィーチャー(40×100μm)の品質と特性が、その後のPECVD成膜/エッチング、PVD Ti、PVD Cu、シード層、フィル(表示なし) の効果に大きく影響する
(提供：米Aviza Technology社)

　今日WLPを採用しているデバイスの多くは、深さ80～170μm、直径20～50μmのビアを使用している。最大アスペクト比50：1で5μmのビアを使う研究も進んでいる。この域になると高精度なエッチングプロセスが必要となり、エッチングの均一性、プロファイル制御、寸法制御、チャンバマッチング、ウェーハ-to-ウェーハ再現性における要件が格段に厳しくなる。
　市場がまだ成熟していないことを考えれば当然のことだが、TSVに関連するさまざまなインテグレーション方法が研究されている。米Lam Research社ソフトウェア/MEMS/パッケージング部門マネージングディレクターを務めるJackie Seto氏は次のように説明する。「ごく最近に考案されたプロセスであるため、ほとんどの企業はまだインテグレーション方法を確立できていない。デュアルダマシン法が1990年代半ばから後半に導入された頃とよく似ている。装置メーカーにとっては、インテグレーション方法の変更がユニットプロセスに大きな影響を及ぼす。たとえば、ウェーハに穴を開けて配線するとしよう。この場合、酸化膜とSiの接合部のプロファイルを制御することが重要となる。別の方法としては、ウェーハを薄厚化した後に、ウェーハ裏面からビアを形成する方法がある。この方法ではプロファイルのアンダーカットは問題にならないが、絶縁膜やメタルなどのいくつもの膜で構成されるストップ層の扱いが難しい。このように、選択するインテグレーション方法によって、ウェーハと装置の扱いが大きく異なってくる」。



	図4　エッチングによってSi層に形成された、直径とアスペクト比が異なるビア (提供：米RTI International社)


	図5　直径2.5μm、深度180μmのビア(～50：1 AR)(上)と、直径20μm、深度442μmのビア(～22：1 AR) (提供：スイスOerlikon社)

　米RTI International社のゼネラルコンサルタントであるPhil Garrou氏は、また違ったインテグレーション方法について説明する。貫通ビアは、Siにディープトレンチキャパシタを形成するのと同じように、FEOLプロセスで形成できるという。加工後にビアが露出するまでウェーハを薄化して、それから他のチップと配線する。
　あるいは、貫通ビアをBEOLプロセスで形成することもできる。ICの設計と作製時にビア用の領域を残しておく。その後ファウンドリまたはパッケージングハウスで、ウェーハの実装・薄化前にビアをエッチングする(ビアファースト)、あるいは別のダイまたはウェーハに接合した後でビアをエッチングする(ビアラスト)方法がある。
　最後に、チップの設計と作製がすでに終わっているものの、三次元インテグレーション用には準備されていない場合には、周辺パッドとダイシングラインの間の領域にビアを再分配することができる。

装置の性能

　貫通ビアを形成する際の目標は、エッチング深度の均一性を高めること、エッチング速度を上げること、側壁を平滑にすること、マスクの選択性を高めること、均一なプロファイルをつくることである。こうした要件のすべてを同時に実現するには、往々にしてバランスを取る作業が必要となる。図2～図7は市販ツールの能力を示している。
　RTI Internationalマイクロファブリケーション部門マネージャを務めるDean Malta氏は、最新DRIEシステムの能力を次のように説明する。生産現場では20：1のアスペクト比が主流だが、50：1の実現可能性が実証されている。レジストまたは酸化膜に対する選択性に関しては100：1を超えるアスペクト比も可能だ。エッチング速度は一般に20μm/分で、最高40μm/分まで速められる。エッチング速度が速くなるほど表面が粗くなり、エッチング面積が大きくなるほどエッチング深度のばらつきが増す。「したがって、1つのパラメータを最大化しようとすれば、他のものが犠牲になるといえる。たとえば、側壁の平滑さを最適化しようとすれば、エッチング速度や他の特性が犠牲になる可能性がある」と同氏はいう。
　英Surface Technology Systems社(STS)のDavid Haynes氏によれば、最新のDPS(Decoupled Plasma Source)では、200～300mmウェーハのエッチングの不均一性が解決されると同時にエッチング速度も短縮できるという。「一般的なプラズマ光源では、生成される粒子の空間分布密度が中央部分で高くなるため、ウェーハエッジ付近にあるパターンのトレンチが傾いてしまう。最新のプラズマ光源では、プラズマ内の中性ラジカルの空間分布を調整して、ウェーハ中央によく見られるSiの堆積を抑制できる」。Seto氏は、プロファイルのわずかな傾きがパターンの形成を妨げ、ウェーハエッジ部分のデバイスの歩留まりを低下させると指摘している。
　Malta氏はさらにノッチングの問題を指摘している。ノッチングはSiが除去され、エッチングが酸化膜などの絶縁層でストップするときに起こる。「絶縁層の表面に電荷が溜まると、イオンの偏光と横方向のエッチングが発生する。これらの問題には、電源を追加することも含めて装置レベルで対処しなくてはならない。あるいは2ステップ方式で、通常のエッチングプロセスから始めてSOIプロセスで終わることもできる」と同氏はいう。



	図6　酸化膜(上)からSi層(下)にかけてエッチングで形成された三次元テストビア (提供：米RTI International社)

　スイスOerlikon社(旧Unaxis社)Ed Ostan氏は、エッチングプロセスの難しさについて次のように説明する。「エッチングと成膜では、プロセスの条件、圧力、フロー、電源に大きな違いがある。装置を行ったり来たりしなくてもいいように、電源に適した安定したプラズマ源を使用しなくてはならない。また、これらすべての要素を調整できる独立したコントローラも必要だ」と同氏はいう。
　高アスペクト比のエッチングでは、今のところ時間制御によるエッチングが主流だが、いくつかのIn-situモニター手法の開発も進められている。たとえば、堀場製作所は、80μm前後の形状をその場で監視できる偏光計を提供している。また、裏面反射光を利用した赤外線システムもある。
　「パフォーマンスを大きく左右するのはエッチング速度だという人が多いだろう。確かに重要な要素だが、他の要素とも合わせて考慮する必要がある。パターンサイズや穴面積などによってエッチング速度はどのようにも変えられる」とThomas氏はいう。企業の差別化は、プロセスの安定性、保守性、アップタイム、チャンバ条件などの領域で見られるようになると同氏は語る。

生産性

　どの新しいプロセスでもコストは重要な条件となる。エッチングプロセスだけでなくビア処理プロセス全体にコストダウンの圧力がかけられている。この中には、エッチング、薄膜蒸着、絶縁膜エッチング、PVD(物理気相成長法)、シード/埋め込みプロセスが含まれる。
　「ディープSiエッチングに関連する当社の特許のほとんどは、エッチングの信頼性に焦点を当てたものだ。エンドポイントから圧力制御、SOIでのエッチストップ、RIEラグ除去にいたるすべての点で高い信頼性を実現している」とUnaxis CTO Chris Constantine氏はいう。「自社の手法によるウェーハ生産を可能にするためにも、このエッチング方法による生産価値を高めようと努力している」。
　仏Alcatel Vacuum Technology社Micromachining Systems Productグループの製品マネージャであるJean-Marc Thevenoud氏は、C₃F₈消費量の低減、熱拡散層の追加、新しい電磁チャック、ハードウェアやプロセス知識の向上などにより、DRIEプロセスの効率性は以前よりはるかに高くなっていると語っている。



	図7　300mmウェーハの縁から15mm離れた直径3μmのSi貫通ビア構造 (提供：米Lam Research社)

200/300 mm？

　チップ集積方法としてウェーハ-to-ウェーハボンディングとダイ-to-ウェーハボンディングのどちらが主流となるかはまだ分からない。「ウェーハ-to-ウェーハで試してみようと思った人も多かっただろう。しかし我々は経済性の面から詳細な分析を実施した。その結果、300 mmウェーハでの許容誤差が0.5μmであることのほかに、不良チップを取り出す方法がないという問題があることが分かった。良品チップに不良チップが混じるため歩留まりは非常に低くなる。したがって、KGD(Known Good Die)のみを使ったダイ-to-ウェーハ方式のほうがはるかに経済的で、歩留まりも高いという結論に達した」(Garrou氏)。
　しかしSematech社のVitkavage氏は、ピックアンドプレイス装置の生産性がどれほど高くても、ダイ-to-ウェーハ方式が効率的でないケースもあるという。「300mmウェーハで無数の小さなダイを形成する場合、そのウェーハを合理的な時間内で搬送することは不可能だ。当社ではこの当たりの数値をはじき出し、効率的な方法とそうでない方法を明らかにしようとしている」。

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Alcatel Vacuum Technology	www.axiden.com

Aviza Technology	www.avizatechnology.com

Lam Research	www.lamrc.com

Surface Technology Systems	www.stsystems.com

アルバック	www.ulvac.com

Oerlikon	www.oerlikon.com

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参考文献

1. J. Walker,“3-D Packaging： Density, Design and Decisions,”3-D Architectures for Semiconductor Integration and Packaging Conference, June 2005.

2. P. Garrou,“3-D Integration： A Status Report,”3-D Architectures for Semiconductor Integration and Packaging Conference, June 2005.

3. T. Pandhumsoporn et al.,“High-Etch-Rate Deep Anisotropic Plasma Etching of Silicon for MEMS Fabrication,”Proc. SPIE, 1998 Vol. 3328, p. 93.

4. F. Larmer and A. Schilp, “Method of Anisotropically Etching Silicon,”U.S. Patent No. 5501893, German Patent DE4241045, 1994.

5. P. de Moor, “Technology Development for 3-D Integration at IMEC,”3-D Architectures for Semiconductor Integration and Packaging Conference, June 2005.