Features 2006年11月号

2006年11月号

ミリ秒単位のアニーリングで
パターン密度への依存性を最小化

Yun Wang, David A. Markle,

Babak Adibi, Israel Beinglass

米Ultratech社

www.ultratech.com

　先端トランジスタのソース/ドレイン領域の極浅接合(USJ：Ultra Shallow Junction)形成には、いくつかの課題が伴う。垂直及び水平方向に急峻な極浅接合を形成し、かつドーパントの活性化とイオン注入時のダメージ層の修復に必要な高温アニールにおいてもプロファイルを維持することができる。

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　明確なプロファイルを維持するためのカギを握るのは、熱拡散を大きく削減するミリ秒単位のアニーリング技術だと考えられる。そして、このミリ秒単位の熱アニーリングを行うには、パターンへの依存性を最小限に留めることが重要となる。パターン密度の影響は、ウェーハ上に配置されたトランジスタや配線構造による薄膜干渉に伴って発生する。このような影響は、薄膜の厚さが照射される放射線の波長と同じ桁数の範囲にあるときに最大となる。ポイントごとに異なるパターン反射率と、ミリ秒単位のアニーリングによる熱放散距離の短さの両方によってアニーリング時に基板全体に温度むらが発生し、それによってソース/ドレインの活性化と抵抗にもむらが発生してしまう。回路の薄膜積層構造の厚みよりもはるかに長い放射線源を使用することで、パターンの反射と回折の影響を最小限に抑えることが可能となる。

独特のレーザー・スパイク・アニーリング技術

　レーザー・スパイク・アニーリング技術(LSA)は、USJ形成プロセスなどに向けて、米Ultratech社が開発したミリ秒単位のアニーリング技術だ。同技術ではウェーハ全体をひとつのレーザーパルスで処理しないため、ミリ秒未満の領域で動作することができる。LSAはCO₂レーザーを光源とし、ウェーハ全体を強力な狭いビームによりラスター方式でスキャンする。狭いレーザービームの通過によって小さな部位が加熱され、次いでその下にあるSiによって加熱時とほとんど同じほど急速に冷却される。ドウェル時間はこの狭いビームがウェーハ上の一点を通過するのに必要な時間として定義される。アニーリング時のピーク温度はレーザーの出力とドウェル時間によって決まる。LSAは通常、Siの融点よりもわずかに低い1350℃以下で動作する。所要時間が短いためドーパントの拡散は無視できる程度であり、より高いアニーリング温度と急速な冷却により、より高い活性レベルを持った接合が実現する。ウェーハ表面の加熱と冷却が数百μ秒以内という短時間のうちに行われることにより、温度変化は表面から150μm未満の浅い範囲でのみ発生する。基板の大半の部分については数℃を超える温度上昇が発生しないため、この部分がヒートシンクとして機能し、基板表面の温度を基部の温度にまで数ミリ秒以内にと急速に引き下げる。



	図1(a)　3つの光源の吸収コントラストと、ハードウェア最適化によりコントラストを削減した、最適化された長波長光源の比較


	図1(b)　0.8μmのレーザー・ダイオード・バー、0.5～0.8_mのフラットなスペクトルを持つ白色光源、およびLSAによる反射率測定値の分布

デバイスウェーハへのパターン密度の影響を減らす

　ミリ秒単位のアニーリングによって得られるデバイス性能への影響は、最大アニーリング温度のみに依存する。したがって、均一なデバイス性能を得るためには、ダイ全体にわたって均一な最大アニーリング温度を得ることが必要になる。一般的なデバイスウェーハが接合アニーリング処理に回される準備が整った時点で、そのウェーハ上には、均一に分散しておらず、反射率もまちまちであることの多い各種トランジスタ構造が構築されており、可視光の範囲でも30％を超えるような反射率の違いが典型的に見られる。LSAは、基板のブルースター角を入射角とするp偏光CO₂レーザービームを使用する。¹⁾この条件下では、基板の反射率はゼロまたはゼロに非常に近くなり、ウェーハ上に存在する他の薄膜の反射率も最小限となる。これによって、レーザービームは基板対してに非常に効率的に作用し、パターン密度の不均一によるばらつきを最小限に抑えることが可能になった。
　図1(a)は、典型的なSiウェーハにおける、3種類の光源による反射状況のシミュレーションとなっている。長波長では入射角と偏光の方向を慎重に選択することにより、反射率のばらつきを極めて小さくできることに注目して欲しい。図1(b)は、熱アニーリングの準備が整った回路パターンで、3種類の光源からの焦点を絞ったプローブビームをラスタースキャンして得られた反射率の確率分布を示している。これは偏光角と入射角を適切に選択した場合の、CO₂レーザービームの大きなメリットを証明している。図2は2種類のレーザービーム入射角による、回路上のポイントごとの反射率のばらつきを示している。どちらのケースにもCO₂レーザーが使用されており、最適化されていないデータは通常に近い入射角において、また最適化されたデータはすべての薄膜積層構造で吸収を改善し、吸収のばらつきを1桁以上改善した高い入射角において得られたものとなっている。

LSAの組み込みとその結果

　LSA技術は次のようにして標準的なCMOSプロセスに組み込むことが可能だ。
1．LSAをRTP(Rapid Thermal Processing)ベースのプロセスに追加。この場合RTPプロセスへの変更は不要
2．LSAを温度を下げたベースラインRTPプロセスに追加。LSAのメリットを最大限に活かすには、ソース/ドレインに若干の変更が必要
3．LSAによるRTPの置き換え。拡散のないプロセスに対応するためデバイスの設計をあらためて最適化しなければならない。RTPをなくすことによりデバイスの性能が向上し、より活性レベルの高い、急峻な極浅接合が得られる
　さまざまな企業から、バルクとSOIデバイスの両方において、90nm、65nm、45nm技術ノードにLSAを使用した場合のデバイス性能の向上が報告されている。^2)～10)いずれの場合にもLSAアニーリングにより、最新のスパイクRTPと比較してトランジスタの性能が大幅に向上した。特にLSAアニーリングでは駆動電流としきい値未満のリーク電流を同時に減らすことができる。接合部での漏れ電流の削減は、ベースラインRTPプロセスにLSAを追加した最も簡便な方法においても報告されている。
　公表された研究結果によれば、次のような特長が報告されています。



	図2 2種類のハードウェア構成によるテストチップの反射コントラスト。簡単なハードウェアの最適化により、LSAツールでは放射率の均一性が大幅に改善

・しきい値電圧ロールオフの改善
・I_on/I_off駆動電流の10％またはそれ以上の改善
・ポリSi活性の改善によりポリ・デプリーション効果が削減され、ゲート厚が少なくとも1A減少
・リングオシレータ遅延が6％改善¹¹⁾
　最適化の作業は進んでおり、デバイス性能のさらなる向上が予想されている。LSAは比較的デバイスやウェーハのパターン密度の影響を受けず、ウェーハのサイズにも依存しないことが示されている。90nm、65nm、45nmノードのインプラント・アニーリングへのLSAベースのプロセス導入はすでに進んでおり、32nmノードへの利用もそれほど先ではないと考えられる。
注)屈折率の異なる2つの物質間を光が通過する際、接触面に対してp偏光となる光は特定のひとつの入射角において接触面で反射されず、この角はブルースター角と呼ばれている。

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Babak Adibiは、米Ultratech社レーザープロセッシング部門バイスプレジデント。半導体業界で20年以上にわたる経験を持つ。Ultratechには2003年に入社。入社以前の18年間は米Applied Materials社(AMAT)に在籍し、アニーリング技術にフォーカスし、アプリケーションエンジニアリング、プロダクトエンジニアリング、マーケティング業務に携わった。AMATにおいてはエッチング装置事業のCMOを歴任した。英Imperial College of London卒業。USJ形成およびトランジスタ形成技術で多数の特許を取得している。

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参考文献

1. G. Yon et al., Intl Conf. Solid State Devices & Matls, 2005

2. A. Shima et al., Symp. VLSI Tech. Dig., p. 144, 2005.

3. T. Yamamoto et al., Ext. Abs. of 5th Inter. Workshop on Junction Technol. (Osaka, Japan, 2005) p. 15.

4. A. Pouydebasque et al., Ext. Abs. of 5th Inter. Workshop on Junction Technol. (Osaka, Japan, 2005) p. 11.

5. R. Lindsay et al., Proc. of 8th Workshop on USJ (Florida, USA, 2005), p.3.

6. Y. Chen et al., Advanced Gate Stack, Source/Drain and Channel Eng. for Si-Based CMOS, ECS Proc Vol. 2005-05 (ECS, Pennington, NJ, 2005), p. 171.

7. S.J. Hong et al., ESSDRC 2004.

8. S.K.H. Fung et al., Symp. VLSI Tech. Dig., p. 92, 2004

9. A. Shima et al., Symp. VLSI Tech. Dig., p. 174, 2004

10. A. Pouydebasque et al., IEDM Tech. Dig., 2005