Emerging Technologies 2006年11月号

2006年11月号

Emerging Technologies

歪みSiでpMOSFETの移動度を200％向上

Peter Singer

＊　＊　＊　＊

	Advertisement

　米Applied Materials社(AMAT)とベルギーIMECの研究者は、歪みSiを使用してpMOSFETの移動度を200％させる驚異的な実証を行った。使用した45nmゲート長デバイスは、SiGe(Ge20％)の埋め込みソース/ドレインとNコンタクトエッチング停止ストレッサフィルムで構成され、歪みのないトランジスタに比べてホール移動度が200％近く向上した。「ムーアの法則に従って性能向上させるためには、物理的な微細化から材料の選択へとシフトしている劇的な証拠である」とAMATのシニアバイスプレジデント兼ジェネラルマネージャTom St. Dennis氏は述べる。「駆動電流や移動度の性能向上といった次世代デバイスのパフォーマンスを実現するためにこういった材料を利用することは、半導体業界が迅速な技術革新を続け、製造装置業界で新たな市場を創出することへ繋がる」という。
　移動度200％の向上は特筆すべき成果であるが、歪みSiの強みはすでによく知られている。歪みSiは多くのロジックメーカーが開発中で、すでに、あるいは近い将来、生産に移されるだろう。同じことはファンドリにも当てはまり、歪みSiを試作もしくは製造している。「トランジスタゲート長は縮小できるが、必要なIdsat性能や性能向上は期待できない。1チップあたり100Wではなく1チップあたり1000Wも消費することになると、これ以上の微細化は困難になるだろう」とSt.Dennis氏は述べる。
　今回作成された歪みSiデバイスは、標準プロセスフローから始まって、1.4nmプラズマ窒素ゲート絶縁膜とポリゲート電極を使い、高濃度ドープのドレイン接合まで行われた。ソース/ドレイン埋め込みとアニール後、ソース/ドレインは深さ25～120nmにエッチングされ、選択的に成膜したボロンドープSiGeで埋められた。Niシリサイド化後、50nmあるいは100nmの圧縮コンタクトエッチング停止層が成膜された(図1)。興味深いのは、ドープによる効果よりもストレッサ効果の方が大きいことだ。



	図1　ソース/ドレインにおけるSiGeのPMOSと圧縮コンタクトエッチング停止層(CESL)のTEM写真。右に応力等高線を示す

　いくつか新しいプロセスが含まれているが、装置プラットフォームは既存のものが使用された。例えば、ソース/ドレインをスペーサの下に拡張できる等方性的なエッチングである。「エピ成膜をするときは、選択的エピ成膜はもちろん、成膜する基板もダメージを受けないようにしなければならない。エピタキシャルに欠陥が発生してしまうため、基板はきれいにしておく必要がある」と同氏はいう。「我々はシリコンエッチングについて多くを学び、新しい洗浄プロセスも使用した。SCP枚葉式液浸チャンバから得た技術の一部は、シリコンへのダメージを最小に抑えるHF-last洗浄工程を実現するのに役立つことを証明した」。