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2006年11月号
Semiconductor Packaging
ファブレスが組織するFSAがSiPの設計要求を議論
John Baliga
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　FSA(Fabless Semiconductor Association)がシステムインパッケージ(SiP)に関して興味深い議論を行った。SiPは、一般的になりつつあるが、特に工場を持たない企業にとっては重大な課題をもたらしている。パネルディスカッションで取り上げられた2つの主要な課題はチップとパッケージの協調設計とDFT(Design for Test)だった。
　SiPの設計は従来のデザインフローを用いて最も熟練したエンジニアによって行われる複雑な作業である。このためSiPの製品化が限られてしまっているともいえよう。SiPの普及のためには、チップとパッケージの協調設計機能と共同設計性能の両方を向上しなければならない。パネルディスカッションの主なテーマのひとつは、EDAツールの協調設計とDFT要求を特定し推進することであった。EDAサプライヤはこれらを抜きにして必要な改善を達成することが出来ないのである。
　標準化されたものをもってしても多数のSiP設計のオプションは設計ツールにかなり大きなキャパシティが要求される。Siビアを通るワイヤー結合の積層、バンプ接着、混載される受動素子などがこれらのオプションにあげられる。加えて、現在使用されている極薄チップは熱や機械的応力に対して敏感だ。パッケージがトランジスタのレベルにおいてこれらのチップにどれほど影響を与えるかのモデリングが必要になる可能性がある。設計ツールは協調設計容量という点で多くを達成しなければならないことになる。
　テストも重要で複雑な問題である。十分にテストされたチップや受動素子を使用できれば望ましい。しかし、一般的な場合では、ダイ、受動素子、基板層のそれぞれがSiPの全体的なテスト方法でどれほど精密に試験しなければいけないかにおいて決定するべきである。それぞれのコンポーネントがテストのために設計されるのではなく、設計全体がテストを考慮しなければならない。
　もちろん、最終試験は一部分でしかない。組み立てられたSiPは試験されなければならず、SiPは試験が出来るだけ効率的で効果的になるように設計されなければならない。最終試験のひとつの見方として接続性があり、すべてのコンポーネントが接続されているかを検証する。もしひとつのコンポーネントが、Siビアを通って接続されている複数ダイの三次元ICの場合、接続性の試験をいつ行うかという問題がある。三次元ICはパッケージの前に接続性を完全にテストすべきか、それとも最終試験で試験可能なのか？
　いずれにしても最終試験で三次元IC内の接続性は十分に検証されるべきだ。その場合、最終試験用の設計はチップ設計が含まれている。これは予測される問題の一つでしかなく、DFTによりSiP量産を実現するカギを握る。
主要テーマのひとつは、EDAツールの協調設計と
DFT要求の特定を提唱し推進することであった
　さらに、協調設計とDFT性能は柔軟性を持たなければならない。オプションが広範囲であるため柔軟性が要求される。もしEDAサプライヤに機会があるのなら、このフレキシビリティ特性は出来るだけ特定してほしい。
　多数の企業がSiPデザインに関与しようとしていることから、分散型設計体制に対するサポートが必要になるだろう。つまり、チップ設計チーム、パッケージ設計チーム、基板設計チームが、異なる場所にあってもアルタイムで同じチップパッケージボード設計に取り組めるようになる必要があるということだ。EDAサプライヤが直面する他の問題に比べれば容易であるが、今後は大きな困難となる可能性がある。
　企業はパートナー企業との共同設計において常に最適なIPを使用するため、知的財産の保護も困難になっている。
　コストと製品化までの時間がSiPをSoCより優れたものとする理由であり、SoCの設計だけでは確実にパッケージできないこともある。SiPとは単にSoCを含む将来の電子デバイスを設計するに当たり必要な技術革新をするものなのかもしれない。
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参考文献
1. J. Fjelstad, “Make Standards Sensible,”Semiconductor International, March, 1998, p 92.