Features 2006年12月号

2006年12月号

高性能CMOS デバイスを実現する
Geエピタキシャル成長技術

C. Werkhoven,

C. Arena,

M. Bauer,

P. Brabant

米ASM America社

www.asm.com

M. Meuris,

T. Valentina,

L. Souriau,

P. Brabant

ベルギーIMEC

www.imec.be

　Ge p型MOSトランジスタの駆動電流は、SiGeの選択エピによって製造された歪みSiと比べてわずかに高い。標準仕様のSiエピタキシャル成長炉は、Si(GOS)ウェーハ上にGeを作成できるように、適切なGeのプリカーサが備えられている。

＊　＊　＊　＊

　歪み技術は、CMOSデバイスの性能向上に有効な技術であり、Siチャネル内の電荷キャリアの移動度を促進して駆動電流をうまく改善することができる。初期の方法では、ゲート上に堆積した高応力のSi窒化膜を使用したが、その結果生じた歪みの効果は、ゲート寸法が減少すると低下してしまう。
　一方で歪みSiGeの選択エピタキシャル成長技術を使用してゲート周辺部を切り替えたとき、その逆のことが言える。¹⁾ローカル歪み技術がよりもグローバル歪み技術の方が微細化にも対応できる。
　歪みSOI(sSOI)ウェーハは、n型MOSトランジスタで有効だ。²⁾しかし、いかなる場合でも歪み効果は飽和するもので、より高い移動度を有する新チャネル材を導入することになる。

	Advertisement

緩和されたGe

　このような新チャネル材の主要候補としてあげられるのがGeであろう。これは、バルクGe材の正孔および電子に対してそれぞれ、1900cm²/Vsecまたは3900cm²/Vsecの高さの移動度を有することが可能だからだ。これは、バルクSi材の換算値より2倍～4倍高い数値だ。さらに、Geはその物理的化学的特性から、Siに最も近いと考えられている。
　Geウェーハの高性能トランジスタ開発は、少なくともp型MOSトランジスタについてそれなりの成果を挙げている。一般的にn型MOSトランジスタには期待外れで、この研究には適当ではない。しかし、適切な寸法およびコストを有するGeウェーハの有効性については、相当する素材に制限があることを考慮すると重大な問題である。さらに、Geウェーハの重量および脆性が増加すると、製造実績のあるプロセス装置が使用できなくなる。したがって、Siウェーハをプラットフォームとして使用して既存のデバイス製造技術で利用し、適切な方法でGeを集積することは非常に有益となる。GeオンSi(GOS)エピタキシャル成長技術は、ウェーハ寸法および材質を獲得する低コストの直接的な方法である。また、層の転移技術は現在、SOIウェーハの大量生産で使用されており、この方法はGe オンインシュレータ(GOI)ウェーハの生産にも使用されている。

Geエピタキシャル成長技術

　ゲルマン(GeH₄)、ジゲルマン(Ge₂H₆)および四塩化Ge(GeCl₄)などの利用が可能なGe含有プリカーサがあり、これらは高成長率で非常に均一のとれたエピタキシャルなGe層の成長を可能にする。特に注目したいのは、3Dアイランドに成長させるGeの性質である。歪み原子核は、厚さおよび温度が制御されたプラスチック緩和によってエネルギーを低下させる傾向があるからだ。これは、低温(400℃未満)で均質のGe層を有するSiのシーディングを行い、緩和プロセスを最適化することによって回避できる。より高温(650℃超)で成長してからこのシーディング段階へ進み、最終層の厚さにできるだけ短時間で到達するようにする。これは、コスト面だけでなく層の特性が期待に沿うものであることも保証できる。通常、層の厚さの均一性は1％を超え、これらの数はSiエピタキシと同程度である。n型およびp型双方の伝導率の導入は、CMOSデバイス製造にとって非常に重要である。In-situドーピングは、高いキャリア濃度に達するための有力な方法であり、ドーパント原子を活性化させてイオン注入で生じた欠陥を減少させるために必要なイオン注入およびその後のアニールといった複雑性がない。ホスフィン、アルシンおよびジボラシの標準ドーパントガス濃度によって、抵抗率は1W-cm～1mW-cmの範囲で制御され、キャリア濃度は1×10¹⁶cm^-3～5×10¹⁹cm^-3の範囲で制御される。通常、抵抗率の均一性は2％超で3mm先端部が排除され、最新のSiエピタキシの均一性と非常に似ている。
　成長システム内の水分および酸素汚染を抑制するよう十分注意する必要がある。というのも、低温では高温時よりも簡単に酸素が取り込まれ、界面および層内に好ましくない欠陥を引き起こしてしまうからである。この研究で使用されたエピタキシャル成長装置「Epsilon」は、非常に精製されたガスの取り扱いおよび空気漏れによる汚染の回避にとても有益であり、低温で高品質の成長を可能にする重要なシステムである。



	図1　GeオンSi(GOS)ウェーハ(左)のTEM画像。Ge/Si界面の乖離転位網を示しており、通常GOSウェーハ面(右)のねじ切り転位として示され、欠陥エッチング後はっきりする

転位

　GOSウェーハの製造で特に考慮しなければならないのは、Siの格子定数がGeの格子定数より4.2％小さいという事実である。その結果として、乖離転位セグメントはわずかな単分子層の成長後でさえ、格子寸法の差異に適応するために、急速にGe層とSi基質間の界面で形成される。乖離転位セグメントは結晶内部で終了できないため、このようなセグメントは通常、成長層で移動し最終的には表面に移動するねじ切り転位になる。転位は、トランジスタの活動領域を貫通するときCMOSデバイスの電気特性に悪影響を与えることがある。
　幸いなことに、通常ねじ切り状の転位は成長中に消滅する。つまり、消滅プロセスを最大限にするために、厚さを考慮していくつかの層を成長させるのに有益である。
　これらの現象はすべて、GOSウェーハ(図1)の高解像度の断面TEMグラフではっきりと分かる。またこの図で、SEMの画像はいわゆる選択欠陥エッチング後の表面を示している。これは、統計上もっと現実的な転位密度を算出するだけでなく、デバイスが作成される場合の表面状況も表している。
　厚さ1mmの非ドープのGeで、最適化されていないシーディングおよびバルク層成長プロセスで成長した場合に観測された転位密度は、10⁷cm^-2～10⁸cm^-2の範囲内になる。さらに転位の消滅は、すでに述べたシードおよびバルク層成長のパラメータ、ドーパントの本質およびその導入方法、その他のさまざまな成長および成長後パラメータを変更することによって観察される。



	図2　GOS(左)およびバルクGeウェーハ(右)のAFM表面粗度は2×2mm領域上で0.36nm RMSおよび0.35nm RMSである

表面粗度

　良好なCMOSデバイス性能にとって非常に重要なことは、高品質のゲート酸化物が形成されるように、原子的に平坦な表面であることだ。図2は、バルクGeウェーハの原子間力顕微鏡(AFM)と、厚さ1mmのGe層を有するGOSウェーハとの比較を示している。この数値から、成長に応じてGOSウェーハが研磨済みのGeウェーハと同一の表面粗度(すなわち、0.35nm RMS未満)を有していることは明らかであり、「そのまま」でCMOSプロセスに使用できる。
　これは、種成長パラメータおよびその後の種層成長温度からバルク層の温度にいたる表面の傾斜条件を正確に最適化したことで優れた品質が確保された。層の不連続性が生じて成長が不均一にならないよう注意する必要がある。驚いたことに、GOSウェーハ上に斜交平行模様がない。この模様は、Si上のSiGeを成長させるとき、ごく一般的に観察される現象であり、乖離によって成長が不均一になったために発生したと考えられている。
　GOSウェーハ内の斜交平行が存在しないのは、界面(24番目の結晶面がどれも欠けている)の乖離転位間で非常に狭い間隔で生じた可能性がある。

Geデバイス



	図3　GePMOSトランジスタの駆動電流は、非歪みSiの電流よりはるかに高く、SiGeの選択エピタキシによって製造された歪みSiと比較するとわずかに高い

　ベルギーIMECで開発された特別なプロセスを使用して、高品質なHfO₂のゲート絶縁膜の界面を形成した。HfO₂は、メタル電極とともにASMの「Pulsar」を使用して原子層成長法(ALD：Atomic Layer Dposition)によって堆積させた。³⁾Ge p型MOSトランジスタの駆動電流は、SiGe(図3)の選択エピタキシによって製造された歪みSiと比較するとわずかに上回るだけでなく、同一のゲート積層構造を使用して非歪みSiの駆動電流より著しく高い。電流が高いのは、非歪みSiと比較するとGe内の正孔の移動度が高いためと考えられる(すなわち、図3で述べた範囲内の同等の酸化膜厚の値を有するHfO₂/Geゲートの場合、200cm²未満の移動度が得られる)。これは、Siと比較するとGe内のp型MOSデバイスでは、チャネル内の移動度の予想以上の減少を引き起こす異常表面または欠陥散乱効果が提示されないということを示している。
　大面積のダイオード構造を使用した別個のリーク電流測定では、バルクGeウェーハで観察された測定値よりGOSウェーハの測定値が高いことが分かる。前者の場合、ねじ切り転位の存在を考慮すると、これは多かれ少なかれ予測されるが、現在その他のプロセス関連での貢献度は大きい。また、Geはトランジスタの活動領域で選択的に成長できるが、これは非常に有効的な転位消滅メカニズムを導入しているからだ。

展望

　原子的に平坦で均一の取れたGe層は、適切なGeプリカーサを備えた標準Siエピタキシリアクタを使用して、直接Si上で成長させることができる。GOSウェーハ内で製造された最新のp型MOSトランジスタでは、非歪みSi上に比べ駆動電流が改善されている。エピ成長およびプロセス技術における開発をさらに進めるにあたって、p型MOSトランジスタ向けにはGOSが適切であると考えられる。

＊　＊　＊　＊

Chris Werkhovenは、1974年に蘭Amsterdam大学で物理化学Ph.D.を取得。III-VおよびII-VI opto電子材料の分野においてPhilips Research Laboratoriesで経験を積み、離職(ASMI)時にはSRAMプログラムのプロセス･モジュール開発の責任者となる。1989年、High-k ALDおよびSi･エピタキシ製品開発を中心に、フロントエンド製品ラインの戦略マーケティングのVPとしてASMIに加わる。2006年、光電子材料アプリケーション開発のため、Soitec USAに携わる。

Marc Meurisは、1983年および1990年にそれぞれベルギーKatholieke大学で物理学M.S.およびPh.D.を取得。1984年にIMECに加わり、III-V材料におけるドーパントのRTPアニールのプロセス開発を行い、その後分析グループへ転属。1990年～1999年、ゲート酸化膜の完全性を改善する洗浄技術に携わる。2002年、Flemish産業との連携プロジェクトのテクニカル･アドバイザを拝命し、2003年以降、Geプログラムのプログラム･リーダー。

＊　＊　＊　＊

参考文献

1. T. Ghani et al., “A 90nm High Volume ManufacturingLogic Technology Features Novel 45nm Gate Length Strained Silicon CMOS Transistors,” IEDM Proc., 2003, p. 978.

2. C Arena et al., “Epitaxy Challenges for Strained Silicon in SOI Integration,”Semiconductor International March 2005, p. 40.

3. B. De Jaeger et al., “Ge Deep Sub-Micron Hik/MG pFET With Superior Drive Compared to Si Hik/MG State-of-the-Art Reference,” ISTDM, May 2006.