Features 2006年12月号

2006年12月号

カーボンナノチューブの
リング・オシレータを試作

Laura Peters

　完全な回路でカーボンナノチューブ・エレクトロニクスの潜在能力を評価する。これはナノテクノロジーと既存のＣＭＯＳチップ製造手法の統合に向けた重要なステップである。

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　米IBM社は2006年3月、1個の単層カーボンナノチューブ(CNT：Carbon Nanotube)分子の回りに、完全なICを初めて構築したと発表した。¹⁾²⁾リング・オシレータ回路を試作したもので、個別に製造された部品を1つに接続するのではなく、通常の半導体プロセスと、この回路の全部品のベースとなる単一分子のカーボンナノチューブを使って製造した。この手法によると製造が容易になるとともに、より徹底的なテストとナノチューブ素材の調整に必要とされる一貫性が得られる。完全な回路を1層のナノチューブと一体化することにより(図)、同社の研究チームは、多層ナノチューブを使用して試作した従来の回路と比べて約100万倍の高速動作を観測した。この速度は、現在のSiチップに比べてまだ低速だが、いずれ、新しいナノ製造プロセスによって優れた性能を持つカーボンナノチューブ・エレクトロニクスが得られると期待される。
　同社TJ Watson Research Centerの研究スタッフZhihong Chen氏にカーボンナノチューブに関する研究について聞いた。以下はその抜粋である。

SI：CNT関連のこれまでの研究発表と比較して、今回の開発の重要性とは(社内、社外を含む)。
Chen氏：小さく薄いことと、ユニークな電子的特性から、カーボンナノチューブは大きな注目を集めている。ナノチューブを使用することで、短チャネル効果や移動度の低下なしに、チャネル長を積極的に短縮できると見られる。これによって、将来、高速で、デバイス密度が高く、消費電力の低いナノテクエレクトロニクスを実現できる可能性がある。カーボンナノチューブによる電界効果トランジスタが最先端のシリコンMOSFETの性能をデバイス・レベルで凌ぐことを示している。



	図　5段のCMOS型ナノチューブ・リング・オシレータ。パラジウムのp型ゲートとアルミニウムのn型ゲートを使用している。右上部の囲み図は、直径2nm未満のナノチューブそのものを示している

　次の重要なステップは、単層のナノチューブ上でその微細さの利点を最も生かせる回路を実現し、前述のデバイスとしての有利さが回路性能にも反映されるかどうか評価することである。もう1つ重要な論点は、従来とまったく異なる電子回路の設計概念を導入しなければならないのか、それとも、十分に進んだSi技術を使用して、チャネル材料をナノチューブに置き換えさえすればよいのかという点である。これに関連して、我々は従来のCMOSアーキテクチャに基づいたナノチューブ回路を完成した。単層のカーボンナノチューブ上に初めて形成されたことで知られるリング・オシレータは、単一分子で機能する完全な回路構成である。この技術的突破口は、ナノチューブをナノエレクトロニクスや従来の回路アーキテクチャと融合する可能性を示す第1段階に相当する。また、カーボンナノチューブの性能限界を詳細に研究することも可能になり、将来のナノエレクトロニクス技術の基盤となり得るか否かを評価する方法も提供する。
SI：今回のリング・オシレータの動作速度が、多層ナノチューブで実現した従来の回路より約100万倍高速だということだが、速度上の相違はどこからくるのか。また、どこまでこの速度を向上できるか。
Chen：個々のナノチューブ・トランジスタを接続した従来の回路と比較して、今回の単一ナノチューブ・リング・オシレータは約5～6桁高速の42MHzで動作する。この速度向上は大方、外部寄生容量の寄与を排除したコンパクトな設計の結果である。
　速度をさらに向上するためには、寄生容量を排除するコンパクト設計がさらに必要である。目標は、カーボンナノチューブ・トランジスタの本質的に優れた移動特性の利点を究極的なところまで生かして、テラヘルツ・オーダーのスイッチング速度を可能にするとともに、この個々のデバイス性能を高性能の回路設計につなげることである。
SI：CNTトランジスタやCNT回路の製造において最も大きな障害は何か。
Chen：この分野にはまだ研究や開発を必要とするいくつかの課題が残っている。そのうちの1つは、所望の直径と電子特性を備えたナノチューブを再現性良く合成する方法である。また、大規模なナノエレクトロニクスのプラットフォームとして使用できるように、所望の位置にナノチューブを配置し、調整することも重要な課題である。
SI：カーボンナノチューブに使用されている回路レイアウトはどのようなものか。
Chen：このナノチューブ・リング・オシレータでは、従来のCMOSアーキテクチャを採用した。同一のナノチューブ上でn型とp型のトランジスタを形成するためには、カーボンナノチューブ・トランジスタのしきい電圧を制御するために新規のゲート仕事関数手法を開発した。この新手法によって、高性能CMOSアーキテクチャで必要となるp型およびn型トランジスタを、複雑な化学ドーピングを用いずに実現することが可能になった。
SI：カーボンナノチューブの配列に使用した手法はどのようなものか。
Chen：全体の回路のなかに1層のカーボンナノチューブが1つしかない。回路レイアウトはナノチューブの形状に適するように設計されている。このプロトタイプでは、配列や調整の必要はない。
SI：製造プロセスはどのようなものか。
Chen：ナノチューブはCVDにより100nmのSiO₂基板上に形成され、直径2nm未満、長さ18μｍである。Pdのソース/ドレイン・コンタクトをナノチューブの上部に設け、次に、各トランジスタ・チャネルの上部にAl₂O₃のゲート絶縁膜と金属ゲートを蒸着した。
　5段のCMOSリング・オシレータは5つのp型FETと5つのn型FETからなる。p型FETにはPdゲートを使用し、n型FETにはAIゲートを使用する。回路レイアウトは、隣接するインバータからの同型のFETが同じソース/ドレイン・コンタクトを共有するように設計した。これにより回路を小型化できた。さらに、測定器からの影響を避けるために、同一のCMOSインバータをリング・オシレータのすぐ隣にもう1つ設け、その出力をスペクトラム・アナライザに入力するようにした。以上の6段のインバータを含む全回路を、幅9μｍ、ナノチューブの長さで実現した。ナノチューブの電気的特性を調べるために、同じナノチューブ上にもう1つインバータ段を設け、リング・オシレータの測定に適したパラメータを前もって設定できるようにした。
SI：CNT内の電流測定はどのように行うのか？
Chen：カーボンナノチューブは小さいので、電流レベルはマイクロアンペア・レベルである(電流密度はSiのような他の材料と比較すると高いにもかかわらず)。そのため、現在入手可能な、電流値がミリアンペア・レベルの半導体向け測定器を使用する点が主要な課題になっている。電流値が低いことにより、リング・オシレータの出力インピーダンスは数MΩに達する。これはスペクトラム・アナライザの入力インピーダンスである50Ωとはまったく不釣合いであり、結果として信号がかなり小さくなる。S/N比を向上できるような適切な測定器が測定には必須である。
SI：次の研究段階にはどんなものがあるか。
Chen：これはCMOSアーキテクチャを使用した最初の小型1層カーボンナノチューブ回路である。今後は、寄生容量をさらに削減するための回路レイアウトの最適化を計画している。最終的には、カーボンナノチューブに固有のAC性能を綿密に調べることができるようになるだろう。ナノチューブのソース/ドレイン金属コンタクトやゲート絶縁膜の最適化にもさらなる研究が必要である。これにより個々のデバイス性能が向上し、より良い回路機能が得られるようになる。

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参考文献

1. Z. Chen et. al., “An Integrated Logic Circuit Assembled on a Single Carbon Nanotube,” Science, March 24, 2006, Vol. 311.

2. P. Singer, “Ring Oscillator Built in Single Carbon Nanotube,” Semiconductor International, June 2006, p. 32.