Wafer Processing 2006年12月号

2006年12月号

Wafer Processing

IEDMで発表の新技術プレビュー

Peter Singer

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　第52回国際電子デバイス会議(IEDM)が2006年12月11～13日にサンフランシスコのヒルトンホテルで開催される。そこで、主催者発表のハイライトをいくつか紹介する。
　最高のpFETデバイス性能
台湾TSMC社は、複数のストレッサが(110)と(100)基板上のCMOSデバイスに与える影響について研究した。また、異なるチャネル方向の影響についても考察した。他にも、<111>電流フロー方向(110)基板上の、SiGeソース/ドレインコンタクトで圧縮歪みpFETデバイスに対する駆動電流が87％向上する結果を示した。40nmゲート長では、I_off=100nA/μm、V_dd=1.0V時にI_on=900μA/μmという記録的なpFET性能を確認。既存のCMOSウェーハの方向性標準は<110>電流フロー、(110)面なので、これらの研究成果は標準的なCMOSプロセスに変化をもたらす可能性がある。
高性能45nmプロセス
東芝は、ロジックデバイス45nm世代向け完全高性能バルクシリコン技術を発表する。バルクロジックプロセスにおける超高開口率(NA)液浸リソグラフィ(NA=1.07)の初お目見えであり、多くの最新デバイス製造技術が統合されている。この中には、埋め込みDRAM、マルチシリコンストレッサ(埋め込みSiGe、ストレスメモライゼーション、デュアルストレスライナー)、多孔質Low-k絶縁膜(k=2.7)のハイブリッド・デュアルダマシン構造も含まれ、ソース/ドレインディフュージョン、ソース/ドレインエクステンション(SDE)形成法の変更が示される。この技術は、nFET、pFET両トランジスタ向けの、高い駆動電流を持つ超高密度SRAM(0.248μm²)を製造するために使われた。
高性能、低電力CMOS
ソニーは、メタルゲートを組み合わせたHigh-k絶縁膜、SiGeソース/ドレインを持つ歪みシリコン、(110)ウェーハ面方向など最新技術を豊富に組み込んだ、高性能で低電力のCMOSデバイスを作成した。メタルゲートは絶縁膜へのダメージを最小に抑えるため低温ダミーゲートプロセスが使用された。0.03A/cm²以下の低ゲートリーク電流で1050μA/μm(nFET)、830μA/μm(pFET)の高駆動電流を達成している。



	図　この相変化メモリーは2つの下層電極を結ぶ高さ3nmのGeSb橋から成る。この橋の幅はリソグラフィ的に定義されるが、高さはGeSb膜厚によって定義される。よって設計者は、デバイス微細化のためにALDとリソグラフィ技術を使用することができる

2つの低電力45nmプロセス
低電力45nmプロセスに関して2つの特筆すべき論文がある。仏Crolles2 Alliance社は、ワイヤレスおよびコンシューマ向けに費用対効果の高い45nm技術プラットフォームを発表する。この分野では電力消費量が大きな関心事だ。目標はシンプルなプロセスと、既存の65nmCMOS技術にマスク工程を加えないようにすることだった。同社は(100)面の方向を持つ45°回転させたウェーハを使用、これによりマスクフリーの歪みを可能にした。また、同プロセスでは液浸リソグラフィ(NA<1)と、Cu膜とLow-k絶縁膜(k～2.5)を最高9層持つ高度な配線を組み込んでいる。同社では、最大660μA/μmの駆動電流を持ち1.1Vで作動する低電力トランジスタと、0.25μm²というコンパクトなSRAMセルを製作した。
　一方、米Freescale社は別の低コスト45nmプロセスについて発表する。鍵となるのはシングルメタルゲートで、High-kゲート絶縁膜と組み合わせる。これにより、1550μA/μmという記録的なNMOS駆動電流を実証した。同プロセスはSOI 65nmプロセスの改良版で、デュアルエッチストップ層ストレッサ、原子層堆積(ALD：atomic layer deposition)で作られたHfベースのゲート絶縁膜、スパッタリングされた炭化Taゲート電極を組み込んでいる。
相変化メモリー
共同プロジェクトを行った米IBM社、独Qimonda社、台湾Macronix社は、将来有望な相変化物質GeSbを使用したメモリーセルについて発表する。必要なリセット電流は100μA以下で、状態間の変化も素早く、データ保持、サイクル寿命、相対温度感度で良好な結果を得た。同デバイス(図)では20～200nm幅のGeSbが橋のように2つの下層電極を結んでいる。この橋の幅はリソグラフィ的に定義されるが、高さはGeSb膜厚によって定義される。よって設計者は、デバイス微細化のためにリソグラフィ技術のみならずALDも使うことが可能。高さ3nmの橋によってメモリーデバイスの断面積を60nm²まで微細化することができるという。