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2006年12月号
Yield Management
45nm信頼性の基礎知識
Laura Peters
＊　＊　＊　＊
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　45nmまで微細化を進めると、CMOS材料自体の信頼性限界に近づいてしまうという好ましくない影響が生じる。サンフランシス コで開催されたDesign Automation Conferenceで、米Texas Instruments社(TI)上級研究員Joe McPherson氏が 行った発表によれば、65nmのノードではゲート酸化物の厚さが約1.2nmとなり、1.0Vにおけるリーク電流は約100A/cm2となる。これ以上微細化を進めると、電流密度が高くなること、電圧にオーバーシュートが 生じること、チップ上で局所的に温度が上昇すること、およびパッケージの熱抵抗が大きくなることが問題になってくる。同氏は、微細化が、ゲートのリーク電 流、負バイアス温度不安定性(NBTI)、RC遅延、エレクトロマイグレーション(EM)、ストレスマイグレーショ ン(SM)、 およびジュール加熱に及ぼす影響を調べた。
　ゲート絶縁膜の厚さを薄くするのは、約1.2nmまでが限界であるが、 ゲートのリーク電流が大きくてもよい場合は、酸化物に窒素を添加して物理的に妥当な厚さにし、欠陥密度を許容範囲内に収めることができる。しかしながら リーク電流の許容範囲が狭い場合(携帯電話などのアプリケーション)は、最終的にHigh-kゲート絶縁膜が必要になる。
CoWPのCuキャップ膜を実装すれば、
SMだけでなくEMの問題にも役立つ
表1　ESDへの影響 出典：Texas Instruments社
形状
ICのプロセス・パラメータ
ESD耐性に及ぼす影響
<1 μm
シリサイド
熱抵抗が小さい
<0.25 μm
Leff
チャネルが局所的に加熱する
65-90 nm
Tox<40Å
酸化物のストレス
32 nm
FinFET SOI
金属の電流密度、チャネルの自己発熱
表2　シリサイドの抵抗率 出典：Texas Instruments社
シリサイド
NiSi
PtSi
Pd2Si
抵抗率(μΩ・cm)
20-30
25-35
25-35
　チャネルからゲート酸化物へのホットキャリア注入(HCI)は、ドレインのインプラ ント・ドーピングを軽減することと、電圧を下げることによって減らすことができる。しかしながら、最低電圧レベルにまで達すると、HCIがますます問題になる。ま たスケーリングは、CMOSデバイスの静電放電耐性にも悪影響を及ぼす(表1)。
　ソース/ドレイン電極の抵抗を下げるためにCoシリサイドからNiシリサイドに変更すると、抵抗率が下がり、Siの消費が少なくなる。しかし ながら表2に示すとおり、Siの消費がNiよりも少ない特定の代替シリサイドに変更しても、残念ながら抵抗率に対するメリットは得 られない。
　誘電率の低い中間誘電層を実装するとRC時定数を下げるのに有効であ るが、SiO2よりも材料の物理係数と熱伝導率が低いため、誘電率の低い誘電体はEMの悪化を引き起こす傾向があ る。一般にCuのEMは、Cuとキャッピング層の境界に沿って発生する。EMは、電流密度が同じでも、微 細化によって悪化することが予想される。これはCuの境界部の面積と体積の比が相対的に増加するためだ。EMが起きにくくするように、最 終的には新しいプロセス(ALDバリア)や層(CoWPキャップ)を用いることになる。
　微細化に伴ってビアに小さなボイドが発生する。CoWPのCuキャップ膜を実装すれば、SMだけでなくEMの問題にも役立つ可能性があ る。
　65nmのノードに誘電率の低い 中間誘電層を用いる場合は、最小メタル幅の公称値が約100nmになり、間隔も同じになるが、プロセスのばらつきを考慮すると、間隔は70〜80nmになる可能性がある。CVD低誘電率膜の場合は、Si-Oボンドが終端Si-CH3ボンドに置き換わる。これによって電気的破壊強度(Ebd) および経時的絶縁破壊(TDDB)の低下が生じ、両者とも誘電率の低下に伴って低下する。
　一般にキラー欠陥は、メタルスペースの半分、すなわち32nmのノードの場合は16nmとみなされている。McPherson氏によれば、 プロセスに物理的な欠陥が検出されなくても、Cu CMP洗浄からキャッピング層の堆積までに要する時間が、1時間、3時間、7時間と増えれば、いずれも低誘 電率絶縁体の破壊強度が低下する。