Semiconductor Packaging 2006年12月号

2006年12月号

Semiconductor Packaging

NECがSiP技術を発表

John Baliga

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　フリップチップ・オン・チップは、2つのダイ(ロジックとメモリー)の相互接続密度が高く、それらを必要とするアプリケーションにとって人気の高いオプションの1つである。しかしながら、メモリーダイがロジックダイよりも大きい場合は問題となる。NECエレクトロニクスとNECは、この問題を解決する「SMAFTI」という相互接続技術を発表した。
　この技術の主な特徴は、厚さが15μmのインタポーザで、これを介して50μmのピッチで相互接続が行われる。このインタポーザは、実際にはハンドルウェーハ上に作られ、7μmのポリイミド層から始まる(図1)。ビアが形成され、電気めっきされたCuとNiで埋められる。またセミアディティブ・プロセスを用いて幅15μmの配線を作る。このビアは、2つのダイを向き合って相互接続するだけでなく、外部接続用のパッドとしての役割も果たしている。ロジックパッドから外部I/Oパッドへの接続は、この層で引き回される。このインタポーザをハンドルウェーハ上に形成した後、その上にメモリーダイをフリップチップで取り付け、アンダーフィルを行う。アンダーフィルが硬化したら、メモリーダイをオーバーモールドして硬化させる。その後ハンドルウェーハを取り除き、SMAFTIインタポーザを正面にして、メモリーダイの「ウェーハ」がモールド樹脂に埋め込まれた状態にする。次に、この「ウェーハ」にロジックダイをフリップチップで取り付け、アンダーフィルを行う。外部接続用のはんだボールをI/Oパッド上に配置し、リフローを行う。デバイスはダイサを用いて切断する。



	図1　SMAFTIプロセスでは、主にウェーハレベルで行われる (出典：NECエレクトロニクス)


	図2　メタライゼーション構造の大半は、ウェーハレベルの工程を利用しており、ボールはスズ－銀半田である (出典：NECエレクトロニクス)

　試作品の場合、大容量のメモリーダイ(7.35×12.7mm)(それぞれ電気めっきしたバンプが400ある)を500μmまで薄くしてから取り付けている。ロジックダイは5.31mm²で、100μmまで薄くしてから取り付けられた。
　Pbフリーのビアのメタライゼーションに関する詳細を、図2に示す。ダイ同士の面間距離は約60μmである。高温保存試験を150℃で1000時間まで実施したところ、接合部は安定しており信頼性があることが分かった。熱サイクル試験および有限要素解析の結果から、許容できる結果を得るためには、アンダーフィル材料を最適化しなければならないことが分かった。
　プロセス工程の多くはウェーハレベルで行われる。フリップ・チップ工程とアンダーフィル工程も、フリップ・チップ・オン・ウェーハが変化したものである。ハンドル・ウェーハを除去する方法については詳細を述べられていない。このパッケージング・プロセスには多くの工程があり、コストという疑問が浮上する。速度と密度を高くする必要がない場合は、安価なプロセスでもうまくいくと思われる。しかしながら、ロジックダイとメモリーダイを高速・高密度に相互接続する他のプロセスと比較してみると、このプロセスの複雑さとコスト

は同程度である。スルーシリコンビア技術を使えるかもしれないが、この技術はダイサイズを限定しなければならない状況の方が適している。