45nm技術世代のように、32nmノードでは液浸リソグラフィ、移動度改善のための複数のストレス膜、配線層の多孔質Low-k層間絶縁膜などの前世代の技術を巧みに利用することになる。アプローチは各社で異なるとしても、32nmにおける最大の変化はHigh-kゲート絶縁膜とメタルゲートが量産に導入されることだ。その他の重要なポイントとしてはCuプラグと三次元インテグレーションである。ここでは、これらの例外的な、しかし重要な変更点を挙げる。

　32nm対応リソグラフィ技術の選定で各社の意見は一致していないにもかかわらず、極端紫外(EUV：Extreme Ultra Violet、波長13.5nm)リソグラフィは間に合いそうにないため、ほとんどの関係者がArF(波長193nm)液浸リソグラフィやダブルパターニングの採用を見込んでいる。もっとも厳しいパターンの微細化は、現在では、DRAMやロジックよりも先にNAND型フラッシュメモリーから始まっている(図1、図2)。フラッシュメモリーのパターン間のピッチは密接なため、通常、強力な超解像技術(RET：Resolution Enhancement Techniques)が適用される。フラッシュメモリーメーカーが最初に先端リソグラフィ技術を取り入れるため、いろいろな意味でリソグラフィ技術開発を牽引する役割を担っている。

　ほとんどの半導体メーカーは、45nmプロセスから液浸リソグラフィを導入すると思われる。米AMD社と米IBM社は、水を使った第1世代の液浸リソグラフィプロセスを完成し、新しい液浸露光装置の歩留まりはドライArFリソグラフィによって得られたものと同等であったことを発表した。これは液浸リソグラフィが量産でもうまくいきそうな兆候であり、さらに重要なことに45nmを遅れずに量産開始するために非常に意味の深いことだ。AMDのロジック技術開発担当バイスプレジデントNick Kepler氏によると、この成功の大部分は、IBMとの密接な共同開発、蘭ASML社で行われた液浸技術に関する研究、そして米Albany NanoTechにて最初の液浸露光装置にアクセスできたことの結果である。IBMの45nm CMOSデバイスとインテグレーション部門のプロジェクトマネージャPaul Agnell氏は、重大な欠陥要因であった気泡とウェーハドライスポットへの対応は済んでいると述べた。これらがAMDが45nmプロセスをスケジュールよりも6カ月早く立ち上げることができそうな理由の1つである。

　昨年の今頃は、チャネル内の電荷キャリア(nFET の電子とpFETの空孔)²)の移動度改善のためにさまざまな応力技術が45nmで適用されると考えていた。圧縮歪みは、ソース/ドレイン領域のエピタキシャル成長SiGeやゲート上の圧縮窒化層を使用しているpFETに適用される。ストレスメモリー効果と呼ばれる技術では、記憶された歪みを残しながら、ポリへのイオン注入とアニール後に除去される応力転移膜を使用する。nFETの引っ張り歪みは、歪みの大きな窒化キャップを使用して得られる。バルク基板への2軸やグローバル歪み適用技術はあまり注目を浴びていないが、一方で歪みSOIが著しく勢いを増している。

　引っ張り応力をチャネル内で発生させるために新しい技術には、nFETデバイスの中の埋め込みSiGe層の形成が伴う。埋め込みSiGeは通常pFETのソース/ドレイン領域でチャネル内の包括的応力を生み出す。このためIBMは逆埋め込み(Reverse-embedded)SiGeと呼ばれるこの方法を適用している。図3の画像は、ソース/ドレイン領域でのSi再成長後の構造である。この研究でIBM Systems and Technology Groupはチャネル内の1軸引っ張り応力(400MPa)を与えるSiGe応力膜を使用して、応力がない対象デバイスと比較し40％の移動性向上と15％の駆動電流向上を達成した。チャネル内の歪みは、SiGeまたはSiバイレイヤーの弛緩や歪みによって得られており、他のプロセス技術によって発生したチャネル歪みに追加される。IBMの研究者たちは、歪みエピ膜中の欠陥の生成を避けるためにSiGe層の薄厚化が有利であることを発見している。

　もちろん、歪みSiやその他の方法から駆動電流の増加が得られたら、次には配線層を低抵抗にする必要が出てくる。歪み技術が導入されるにつれて接合技術やシリサイドの最適化が重要になってくるであろう。

　メタルゲートの実現には、メタル挿入ポリ積層構造、完全シリサイド化ゲート(FUSI：Fully Silicided Gate)、ゲート置換えによるデュアルメタルゲート(表2)の3つのアプローチがある。各社は、製品ラインミックス(高性能vs低電力、低待機電力)や自社独自の技術、自社ロードマップなどをもとに異なるアプローチを採用する傾向にある。高性能デバイス用には魅力的なメタルソリューションを適用することができそうだが、低動作電力・低待機電力用には製造コストが大きな要因としてのしかかる。

　2006年12月に開催されたIEDMにおいて、米Applied Materials社バイスプレジデント Farhad Moghadam氏は、デュアルメタルゲートという選択肢に関し「nFETメタルゲートは材料という観点から立証されたがpFETメタルには何の収束もない」と述べている。

　多くの論文が発表されているが、High-kやメタルゲートを量産に導入する計画を公開した半導体メーカーはほとんどなかった。米Freescale Semiconductor社Austin Silicon Technology SolutionsディレクタSuresh Venkatesan氏は、「32nmにどうにかたどり着かなければならない。現在は主流技術の開発へと移行している」と述べた。同氏は、最適なpFETメタル材料の特定が問題となっていることを認めながら、pFET自体には特有の問題がないことを明かした。埋め込みSeGeチャネル、歪みSOI基板や他の歪み技術の使用によって、メタルゲートなしでもpFETの高い性能や信頼性を達成することができるとしている。

　FUSIはいくつかのメーカーで量産導入の域に達しているようだ。ベルギーIMECのCMOSデバイステクノロジグループのディレクタSerge Biesemans氏によると、FUSI成功の鍵はシリサイド化プロセスの理解と最適化にあるという。IEDMでIMECは45nm低電力のITRS要求に対応するデュアルFUSIゲートの製造可能性を論証した。⁴)

　ソニーがIEDMで発表したデュアルゲート技術では、1V V_ddで駆動電流1050、710μA/μmを達成するために、ダマシンW/TiN/HfO2ゲート積層構造をnFETデバイスに使用し、pFETにW/TiN/HfSix/HfO₂積層構造を使用した。⁵)Si結晶方位(110)の基板上でpFETを搭載することでより高い駆動電流が得られるとしている。

　韓国Samsung Electronics社のエンジニアはIEDMにおいて、メタル挿入ポリ積層構造を発表した。⁶)このプロセスでは、ゲート絶縁膜成膜後に、ポリ成膜に続きHfSiONやHfO₂上にTaN電極が形成される。歪み技術を使用することなく620、230μA/μmの駆動電流がそれぞれnFETとpFETで達成された。この研究によって、デュアルゲート手法を複雑にするカウンターチャネルドーピングなしで低い対称性しきい電圧(Vt)が得られる。このプロセスの利点は簡易性である(ゲートの置換えがなく、既存の材料を使用できる)。

　しかし、適切な特性をもったTaNを得るには新しい成膜技術が適用されなければならず、さらにTaN厚はゲートリーク、V_t、移動性などの電気パラメータに強い影響を及ぼすため、重要となる。

　ゲート長が30nmに近づくにつれて、ゲートはチャネル内の帯電制御ができなくなる。これに対して、現在2つの解決策が考えられている。超薄型SOIとマルチゲートFETである。業界はマルチゲートに反対しているが、一方で65nmノードでは正常に機能すると実証されている。Venkatesan氏は、「問題はfinFETはプレーナ型デバイスよりも拡張性があるのか？という点だ。この問題が解決すれば構造評価の次のステップに進むことができる」という。IBM Ghavam Shahidi氏は、finFETについて積極的に発言しており、もし三次元トランジスタが使用されるならば、今すでに使用されているはずと述べた。そのため、finFETは32nmノードでは使用されないだろうと発言している。

　明らかなのは、三次元構造は業界全体で同時に適用されないということである。しかし、増幅率と直線性が重要な性能測定基準であるアナログとミクスドシグナルなどのアプリケーションではfinFET型の構造に対して大きな期待がある。finFETのようなマルチゲートデバイスには優れた静電インテグリティ性能や短チャネル効果がある。基本的にチャネルとゲートで完璧に包囲することで、電解はチャネルにおいてほぼ均一となる。その結果、トランジスタは完全空乏型デバイスのような働きをする。設計に対する利点として、インプラントの完全欠乏、ラッチアップの欠如、寄生容量とトランジスタ間の縮小スペースに関連する抵抗問題の低減が挙げられる。

　独Infineon Technologies社は、最近65nm SOIで製造したマルチゲートfinFETによる回路レベルの結果(3000トランジスタ)を実証した。⁷)メタルゲートとSiON絶縁膜を組み合わせて使用し、フィンは完全に非ドープ状態であった。最も印象的だったのは、プレーナ型と比較して、finFETではリーク電流が1桁近く(90％)も削減されたことである。この試験でfinFETの潜在的な障害が明らかになった。フィン高さ、幅制御、プロセス複雑性などがあるが、克服は可能である。Infenionは、finFETは10MHzまでのワイヤレス RFデバイスに有効な可能性を秘めていると見ている。同社のスポークスマンは、マルチゲートデバイスは32nm、もしかしたら45nmでも必要となるだろうと語った。7)

　三次元構造を積極的に追求しているもう1つのメーカーにIntel社がある。IEDMでは高密度埋め込みメモリーでソースドレインに対して自己整合する分離制御ダブルゲートを用いてFBC(Floating Body Cell)を実証した。微細なセルサイズと蓄積キャパシタがない点(SOI本体に帯電している)を特徴としているため、このデザインは魅力的だ。⁸)FBCは場合によっては埋め込みDRAMよりも混載しやすいとされる。⁹)Intel社は、このデザインは他のFBCの制限を緩和するが、高速、低電圧、保持特性を同時に達成するためには積極的な本体厚の微細化やゲート長とバックゲート酸化膜が必要になると指摘した。　

　IntelフェローTahir Ghani氏は、現在の歪み技術は原則としてfinFETトランジスタに適用可能でなければならないという。しかし、プレーナ型とは異なった方法で適用される可能性もあると述べた。

　配線に関するよい知らせに、32nmではプロセスとアーキテクチャにおける変化がほとんどないということが挙げられる。最大の変化はロジックのLow-k絶縁膜とメモリーのCu配線への移行である。

　45nmでは、最先端の半導体メーカーが初めてCVDにより多孔質Low-k膜(比誘電率、k<2.6)をクリティカルレベルにて実施したが、それは半導体メーカーにとって大きな負担であり、技術的挑戦であった。¹⁰) 例えば、伊仏合弁のSTMicroelectronics社と米Freescale Semiconductor社によって発表された低電力プラットフォームではUltra Low-k(k<2.5)をM1(メタル1層)からM7(メタル7層)のレベルで、M8とM9ではTEOSとともに使用している。その一方で、IBMの45nmの配線積層構造では、スイッチング遅延(RC)要因で2層(M4-M6)で多孔質Low-k膜を使用し、Low-k(k=3.0)を1層目と4層目(M1-M3とM7-M8)で、フッ化TEOSをM9とM10レベルで使用している。おそらく、これらの45nm積層構造を32nmへと延命させるにはバリア技術の強化(信頼性を保持しながらバリア膜を薄膜化)、アシストレイヤーの除去、CMPキャップ膜やLow-k膜の段階的な改善などが関与してくる。米Novellus Systems社の絶縁膜グループ、シニアバイスプレジデントTim Archer氏は「32nmへと移行するにつれ、UVキュアの最適化やさらに効果的な膜内のポロジェン除去を提供する必要がある」と述べている。

　Cu配線のメモリーへの導入にはロジックとわずかに異なる問題がある。米Micron Technology社の戦略プロセス研究開発部門のマネージャであるGurtej Sandhu氏が、最近のSemiconductor International誌主催ウェブキャスト“Advanced Material Solutions for Interconnects”にて詳述しているが、フラッシュメモリーは電界が高いため、厚いバリア層と高密度酸化膜が要求されるが、さらにM1では埋め込み要求には対応しなければならない(図4)。また、ビアへのコンタクトでは、高いアスペクト比(最高10：1)が必要となる。

　バリア/シード技術の点から見て、バリアの拡張性は高アスペクト比の構造で問題となる。いくつかのメモリーメーカーは、CuにAlやMg(後にアニールしバリア化する)を含む合金に着目している。Ruベースの酸化膜には、より複雑なアプローチが伴う。メタルキャップ層は(無電解CoWP/CVD W)はプロセスマージンとインテグレーションの問題に直面している。CMPの点から見ても、Wキャップの研磨と残留Ruシードの除去のためには改善が必要だ。

　32nmノードの多層配線における重要な変化の1つは、WコンタクトのCuへの置換えである。現在、半導体メーカーは一般的にWコア生成層に続き、スパッタによるTiNバリアとWフィル(CVD膜)のコンタクトにTiを使用し接点性能を向上している。コンタクトはRCと電力消費の両方に影響を及ぼす。Wコンタクトが直径70nm未満に縮小するとコンタクト抵抗は増加してしまうため、コンタクト抵抗が低いCuプラグにより置き換えることで対応できる。また、Cu電解めっきはW蒸着で問題となっている鍵穴状の欠陥に対する解決策ともなる。

　言うまでもなく、Cuコンタクトはバリア膜内にきちんと包まれていなければならず、Si内に拡散したり、トランジスタを汚染してはならない。IMECのエンジニアによると、Cuコンタクトプロセスである程度の歩留まりと信頼性を達成するためには、最適化したバリア膜が必要である。11)この研究では、バリアの品質を落とす要因が、ソース/ドレイン領域内やゲート付近に見られるCuシリサイドの形成と関連していることが分かった。バリア膜の品質が低いと接合部内やゲート絶縁膜の歩留まり損失が大きくなり、信頼性を低下させる。

　厚いバリア膜は信頼性を確実にするが、低いコンタクト抵抗を得るには薄いバリア膜が望ましい。従って、製造面ではトレードオフが要求される。コンタクトの下部からバリア膜を薄膜化し側面被覆率を上げるためにバリアの再スパッタを行うと、信頼性には悪影響を及ぼす可能性がある。

　IEDMでの基調講演で、Samsung Electronics社の半導体部門の社長兼CEOであるChang-Gyu Hwang氏は、三次元インテグレーションによって半導体業界において前代未聞の成長の段階へと進むと語った。¹²)さらに、「パソコンからモバイル機器やデジタル家電へのパラダイムシフトとは違い、情報技術、バイオ技術、ナノテクノロジーなどの大規模な融合技術の登場によって、新技術がひとつに終結し、技術フロンティアとなろう」と述べた。さらに「三次元技術の導入で融合が可能となる。新時代のけん引役に要求される要素は、三次元Si技術を基本として新材料と最先端の積層技術を取り入れ、メモリー、ロジック、センサー、プロセッサ、ソフトウェアなどの異なるデバイスの複雑なインテグレーションだと考えられる」と語った。

　IMECは直接Cuの熱圧縮ボンディングによって接続した極薄バルクSiを積み上げた三次元積層ICを立証した。密度10000/mm²でビアピッチがたった10μm、ビア高さ20μm、直径5μmのSi貫通三次元ビアチェーンを完成した(図5)。¹³)

　このプロセスにおいて、Cuのビアホールは、コンタクトレイヤー後、BEOLの配線前にCuダマシンを使用して形成される。ビアホールは、グラインディング、CMPおよびエッチングによってウェーハを10～20μmへと大幅に薄くすることでウェーハ裏面に貫通する。ウェーハは通常のプロセスでダイシングされ、熱圧縮ボンディングを用いてCu/絶縁膜の基板に搭載され配線される。この技術は、ウェーハレベル積層技術の延長線上の技術であり、高い密度と配線規模を実現できるため、重要な技術となるだろう。

1. A. Hand, “Double Patterning Takes Hold as Bridge Technology ,” Semiconductor International, November 2006, Vol. 29, No. 12, p. 34.

2. L. Peters, “Options Narrow at 45 nm ,” Semiconductor International, January 2006, Vol. 29, No. 1, p. 36.

3. R. Donaton, “Design and Fabrication of MOSFETs With a Reverse Embedded SiGe Structure,” IEDM 2006, p. 465.

4. T. Hoffmann, “Ni-based FUSI Gates: CMOS Integration for 45 nm Node and Beyond,” IEDM 2006, p. 269.

5. Y. Tateshita, “High-Performance and Low-Power CMOS Device Technologies Featuring Metal/High-k Gate Stacks with Uniaxial Strained Silicon Channels on (100) and (110) Substrates,” IEDM 2006, p. 63.

6. S.K. Han, “Highly Manufacturable Single Metal Gate Process Using Ultra-Thin Metal Inserted Poly-Si Stack (UT-MIPS),” IEDM 2006, p. 621.

7. R. Wilson, “Infineon Shows Full Chip Employing finFET,” EDN, Dec. 4, 2006.

8. “I. Ban et al., “Floating Body Cell with Independently-Controlled Double Gates for High Density Memory,” IEDM 2006, p. 573.

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10. L. Peters, “Making Low-k Dielectrics Work ,” Semiconductor International, June 2006, Vol. 29, No. 6, p. 6

11. G. Van den Bosch et al., “Impact of Copper Contacts on CMOS Front-End Yield and Reliability,” IEDM 2006, p. 93.

12. Samsung, “Samsung Says 3-D Silicon Will Drive Boundless Industry Growth in Fusion Era”, press release, Dec. 12, 2006.

13. B. Swinnen, “3-D Integration by Cu-Cu Thermo-compression Bonding of Extremely Thinned Bulk-Si Die Containing 10 μm Pitch Through-Si Vias,” IEDM 2006, p. 371.